第1章IC设计的基本知识

1、第一章 IC设计的基本知识集成电路设计方法大致可分为定制（Custom）、半定制（Semi-custom）、可编程逻辑器件（PLD）等设计方法，如图1.1所示。定制设计方法又可分为全定制（Full-Custom）设计和基于包（Cell-Based）的设计方法二类。本课程讲授集成电路定制设计方法。半定制和可编程逻辑器件安排在其它课程中。图1.1 ASIC设计方法分类1.1 集成电路设计流程全定制（Full-Custom）设计和基于包（Cell-Based）的设计方法使用不同的设计流程，所使用的设计工具也会有所不同。1.1.1全定制设计流程全定制（full custom）集成电路设计方法，是按规定

2、的功能与性能要求，对电路的结构布局与布线进行最优化设计，实现最小面积，最佳布线布局、最优功耗速度积，以求获得尽可能最优的设计。全定制（full custom）集成电路设计方法通常用于高性能的设计场合：规模较小性能要求较高的中小规模专用集成电路；大批量高性能集成电路，例如CPU与内存；需要最佳优化设计的标准单元库等等。图1.2是全定制设计流程，大致的步骤如下：1）电路图绘制：根据芯片的功能要求与性能指标，选择合适的集成电路工艺库，使用电路图编辑工具绘制电路图。2）前仿真：利用HSPICE对电路图进行仿真（版图前仿真），并进行性能优化。3）绘制版图：根据Foundry（代工厂）提供的版图设计规则，

3、利用版图编辑工具绘制芯片版图。4）版图验证：包括几个主要步骤：设计规则检查DRC（Design Rule Check），版图与电路对照验证LVS（Layout Versus Schematic）, 版图寄生参数抽取LPE（Layout Parasite Extract）等。为了保证设计的版图能被正确制造出来，流片厂家会根据工艺定义很多设计规则，DRC就是对版图进行全面的设计规则检查。LVS的任务是证明版图实现的功能与电路网表描述的完全一致。按版图流片的实际芯片，会引入很多寄生参数，例如引线和MOS管的寄生电阻与电容，各种寄生晶体管等，LPE的任务就是对版图进行寄生参数抽取，获得包括寄生参数的电

4、路网表。5）版图后仿真：寄生参数在前仿真时没有计入，因此有必要对版图进行包括寄生参数的电路网表进行版图后仿真。经过验证后，导出GDSII数据交Foundry（代工厂）进行流片。图 1.2 全定制设计流程1.1.2 Cell-based的设计流程对于产品周期短，电路规模较大的专用集成电路设计，通常采用Cell-based的集成电路设计方法。图1.3是Cell-based的集成电路设计流程，大致的步骤如下：1）HDL设计描述和功能仿真：根据芯片的功能要求，将芯片划分为若干功能模块，使用VHDL或Verilog等硬件描述语言实现各模块的设计，并对HDL设计进行功能验证。2）逻辑综合：根据芯片的功能要

5、求与性能指标，选择合适的集成电路工艺库，使用逻辑综合工具对HDL设计进行综合，得到包含所用工艺延时等信息的门级网表。图 1.3 Cell-based的设计流程3）综合后仿真：功能仿真没有考虑实际电路的延迟，综合后仿真（门级仿真）的主要工作是确认经综合后的电路是否符合要求，此阶段仿真将计入门电路的延迟。4）自动布局布线：自动布局布线是使用EDA工具把综合后的门级网表转换成芯片的版图。布局是将设计好的功能模块合理地安排在芯片上，规划好它们的位置。布线则指完成各模块之间互连的连线。在自动布局布线阶段，使用经过验证的标准单元库，会大大提高布局布线的速度并提高芯片的性能。5）版图验证：这一步类似于全定制

6、设计方法，包括：设计规则检查DRC（Design Rule Check），版图与电路对照验证LVS（Layout Versus Schematic）, 版图寄生参数抽取LPE（Layout Parasite Extract）等。6）版图后仿真：这一步类似于全定制设计方法，即对版图进行包括寄生参数的电路网表进行版图后仿真。经过验证后，导出GDSII数据交Foundry（代工厂）进行流片。1.2 集成电路设计工具简介图1.2和图1.3是一个定制IC设计的典型流程。各设计工具的作用已在流程中标示。IC设计工具众多，目前主流的IC设计工具由三大公司开发。1.2.1 Cadence公司Cadence涵盖

7、了电子设计的整个流程，包括系统级设计，功能验证，IC综合及布局布线，模拟、混合信号及射频IC设计，全定制集成电路设计，IC物理验证，PCB设计和硬件仿真建模等。1、IC5141 USR3 功能介绍IC5141是Cadence公司开发的用于全定制集成电路设计的主要工具平台。目前它在全定制集成电路设计领域居行业领先地位。USR3表示是每三版修订。IC5141 USR3功能强大，本课程用到的IC5141中的主要工具有：Compose Editor（电路图设计工具），Virtuoso Layout Editor（版图设计工具），Diva（版图验证工具），Analog Artist（电路模拟工具）等。D

8、iva（版图验证工具）可完成在线的DRC，LVS和LPE任务。Analog Artist可通过Cadence与HSPICE的接口（ADE）调用HSPICE对电路进行模拟。此外，Analog Artist还可调用Cadence公司开发的Spectre和UltraSim等快速仿真程序。2、ASSURA3.1.4功能介绍ASSURA是Cadence公司的版图验证工具，Assura 在语法上与diva相似，可以说是diva的升级版本，它能处理更大规模版图的物理验证。3、IUS56功能介绍IUS （Incisive Unified Simulator ）是Cadence公司的主要仿真工具。IUS工具包括

9、NCsim （使用Verilog 和 Verilog-AMS 仿真数模混合电路），以及NC-SC（ System C 仿真工具）。通过IUS的AMS模拟器，可以对数模混合信号进行仿真。安装后，IUS可以独立使用，也可在IC5141平台中调用。4、MMSIM60功能介绍MMSIM（Multi-mode simulation）是Cadence公司的另一主要仿真工具，它包括Spectre和UltraSim等快速模拟程序。安装后，MMSIM可以独立使用，也可在IC5141平台中调用。5、SOC Encounter 52功能介绍Encounter是Cadence公司的自动布局布线工具，目前它在自动布局布

10、线领域居行业领先地位。几乎所有的IC设计公司都会使用Encounter完成自动版图设计。1.2.2 Synopsys公司Synopsys是IC设计工具的另一巨头，它也涵盖了集成电路设计的整个流程。尤其是Synopsys的DC在逻辑综合领域居行业领先地位。1、DC2007功能介绍DC (Design Compiler)是Synopsys的逻辑综合优化工具，它把HDL描述综合为与工艺相关的门级网表。它可以接受多种输入格式，如硬件描述语言、原理图和网表等，并产生多种性能报告。2、Prime time功能介绍Prime Time是静态时序分析工具，可进行静态时序分析(STA)，精确的RC延迟计算，先进

11、的建模和时序验收。3、HSPCIE功能介绍1972 年美国加利福尼亚大学柏克莱分校开发了用于集成电路的电路模拟程序SPICE。其后，出现了SPICE的各种版本，HSPICE即是其中最成功的电路模拟程序之一。HSPICE采用了精确的、经过验证的集成电路器件模型库和先进的仿真和分析算法，提供了一个高精度的电路仿真环境。目前HSPICE已成为业界标准的准确电路仿真器。1.2.3 Mentor公司Mentor是IC设计工具的另一巨头，它也涵盖了集成电路设计的整个流程。Mentor公司尤其以ModelSim仿真工具和Calibre物理验证工具最为出色。1、Calibre功能介绍Calibre工具可完成D

12、RC、LVS和LPE等版图验证任务。目前，Calibre工具已经被众多设计公司、单元库、IP开发商和晶圆代工厂采用，作为深亚微米集成电路的主要物理验证工具。Calibre工具已经被集成到Cadence公司的Virtuoso Layout Editor设计环境中，可在IC5141中直接调用，也可单独使用。1.3 工艺库1.3.1 工艺库简介集成电路设计必须针对具体的制造工艺。工艺库通常由晶圆代工厂、IP公司（例如Artisan）、EDA软件公司（例如Cadence，Synopsys）等提供。使用IC工具进行芯片设计时必须有工艺库的支持。工艺库包含集成电路的各种信息，例如单元的逻辑功能、面积、输入

13、到输出定时关系、单元扇出限制，以及版图信息。不同的设计工具使用不同的工艺库，例如针对Synopsys的工艺库和针对Cadence的工艺库。1.3.2 NCSU库简介NCSU CDK (North Carolina State University Cadence Design kit) 是由North Carolina State University开发的CDK （Cadence Design kit）工艺库。NCSU CDK使用美国MOSIS的SCMOS设计规则，可用于IC全定制设计。目前的最新版本是NCSU CDK 1.5.1，适用的IC设计平台是IC5141。目前NCSU CDK 1.

14、5.1提供的工艺有：TSMC 0.18um，TSMC 0.25 um，TSMC 0.35 um，AMI 0.5 um，AMI 1.5 um，HP 0.6um。通过IC5141平台，使用NCSU CDK 1.5.1可进行下列主要IC设计：Virtuoso（版图设计）, Composer（电路图设计）, Diva 版图验证，Analog Artist（HSPICE，Spectre，UltraSim）等。1.3.3 OSU库简介OSU Cell Library由Oklahoma State University开发的标准单元库。OSU Cell Library必需在NCSU CDK支持下运行。目前的

15、最新版本是OSU V2.4，适用的IC设计平台是IC5141，SOC Encouter 5.2, 以及Synopsys公司的DC，可用于CMOS IC全定制设计以及Cell-based 的IC设计。目前OSU V2.4提供的工艺有：TSMC 0.18um，TSMC 0.25um，AMI 0.35um (with pad cells)，AMI 0.5um (with pad cells)。1.4 可获资源链接1.4.1芯片制造代工厂（Foundry）芯片制造代工厂（Foundry）众多，下面列出国内用户最常使用的主要Foundry以及可获工艺技术（截止到2007年10月）。1、TSMC 台积电

16、（台湾）中文全称：台湾积体电路制造股份有限公司英文全称：Taiwan Semiconductor Manufacturing Company Limited网址： /schinese/default.htm可获工艺：0.5um, 0.35um, 0.25um, 0.18um, 0.13um, 0.09um 0.065um, 0.045um2、CSM 或称 Chartered 新加坡特许 （新加坡）中文全称：特许半导体制造公司英文全称：Chartered Semiconductor Manufacturing Ltd网址： http:/www.chartere

17、/可获工艺：0.35um, 0.25um, 0.18um, 0.13um, 0.09um, 0.065um, 0.045um3、SMIC 中芯国际 （上海）中文全称：中芯国际集成电路制造股份有限公司英文全称：Semiconductor Manufacturing International Corporation网址： /website/cnVersion/Homepage/index_1024.jsp可获工艺：0.35um, 0.25um, 0.18um, 0.13um, 0.09um4、HJTC或称 HJ 和舰科技 (苏州)中文全称：

18、和舰科技(苏州)有限公司英文全称：HeJian Technology (Suzhou) Co., Ltd.网址： /Chinese/index.asp可获工艺：0.35um, 0.25um, 0.18um5、CSMC 华润上华 （无锡）中文全称：华润上华科技有限公司英文全称：CSMC Technologies Corporation网址： /csmc/s_chinese/index.asp可获工艺：3.0至0.5微米1.4.2 主要MPW服务机构多项目晶圆（Multi Project Wafer）也称多目标芯片

19、，简称MPW。参加MPW计划的芯片设计，必须使用相同的工艺，它们放在同一晶圆片上流片，每个设计可以得到数十片芯片样品，而制造费用按照芯片面积分摊，成本仅为单独进行制造的5%-10%。MPW为学习IC设计的学生提供了低价的流片机会，也为IC设计公司与中小企业试制IC芯片降低了进入门槛。下面列出国内外几个主要MPW服务机构的名称与网址：1）上海多项目晶圆服务/icc/mpw/gongyi.htm2) 中国科学院EDA中心/index.htm3) 美国：MOSIS (MOS Implementation Support Project)4) 台湾：CIC (Chip Implementation Center).tw/cic_v13/main.jsp1.4.3 教学网站国外有众多IC教学网