第1节 System Generator的简介与安装FPGA开发实用教程

1、第1节 system generator的简介与安装 system generator 7.1.1 system generator简介 目前的fpga芯片不再扮演胶合逻辑的角色，而成为数字信号处理系统的核心器件。在芯片内，不仅包含了逻辑资源，还有多路复用器、存储器、硬核乘加单元以及内嵌的处理器等设备，并且还具备高度并行计算的能力，使得fpga已成为高性能数字信号处理的理想器件，特别适合于完成数字滤波、快速傅立叶变换等。但遗憾的是，fpga并未在数字信号处理领域获得广泛应用，主要原因就是：首先，大部分dsp设计者通常对c语言或matblab工具很熟悉，却不了解硬件描述语言vhdl和verilo

2、g hdl；其次，部分dsp工程师认为对hdl语言在语句可综合方面的要求限制了其编写算法的思路。基于此，xilinx公司推出了简化fpga数字处理系统的集成开发工具system generator for dsp，快速、简易地将dsp系统的抽象算法转化成可综合的、可靠的硬件系统，为dsp设计者扫清了编程的障碍。 system generator for dsp 是业内领先的高级系统级fpga开发工具，借助 fpga 来设计高性能 dsp 系统，其强大的提取功能可利用最先进的fpga芯片来开发高度并行的系统，并和simulink（mathworks公司产品）实现无缝链接，快速建模并自动生成代码。

3、此外，system generator是xilinx公司xtremedsp解决方案的关键组成，集成了先进的fpga设计工具以及ip 核，支持xilinx公司全系列的fpga芯片，提供从初始算法验证到硬件设计的通道。system generator最大的特点就是可利用simulink建模和仿真环境来实现fpga设计，而无需了解和使用 rtl级硬件语言，让dsp设计者能够发挥基于fpga的dsp的最大性能和灵活性，并缩短整个设计的周期。 典型的system generator工程设计实例如图8-1所示。可以将system generato看成matlab软件中的一个硬件设计工具包，提供了丰富的应用

4、子模块，所有的硬件综合和实现信息都将被自动添加到芯片配置文件中，用户不必熟悉fpga的设计流程以及hdl语言，只需要经过拖拽和连接将子模块搭成应用系统即可。 图7-1 典型的system generator工程设计实例示意图 8.1.2 system generator的主要特征 system generator是用高性能dsp系统的快速建模和实现工具，是dsp高层系统和xilinx fpga之间的桥梁，其作用如图8-2所示。可在matlab/simulink环境下对算法以及系统建模，并生成相应的工程，再调用ise相应的组件进行仿真、综合、实现，并完成芯片的配置。整个开发的过程肯定是反复迭代、

5、修正的，其中不可缺少的纽带就是system generator。 图7-2 system generator的作用 system generator在simulink中可当作一个用户程序包，自动将模型化的数字系统设计转换成硬件电路，其主要特征如下： 1丰富的dsp模块 提供了包含信号处理（如fir滤波器、fft）、纠错（如viterbi 解码器、reed-solomon编码器/解码器）、算法、存储器（如fifo、ram、rom）及数字逻辑功能的xilinx模块集，可快速、高效地在simulink内构建和调试高性能dsp系统。此外，xilinx模块集提供的模块可以使用户导入.m函数及hdl模块

6、2simulink设计的vhdl或verilog的自动代码生成 设计人员无需掌握hdl语言即可开发数字处理系统，且所得到的设计具备hdl设计所有的优点。用户也可以通过基本的子模块生成功能特征明确的system generator ip core，作为大型设计的一部分使用。同样，掌握了rtl设计的用户，可更好地利用system generator。 3硬件协仿真 提供了创建“fpga 在环路（fpga-in-the-loop）”仿真对象的代码生成功能，可加速用户的硬件验证工作并加速其在simulink与matlab中的仿真。目前，system generator支持以太网（10/100/吉比特）

7、、pci、cardbus及硬件平台与simulink之间的jtag通信。 4嵌入式系统的硬件/软件协设计 提供了嵌入式系统的硬件/软件协设计能力，可直接加载xilinx公司的microblaze 32位 risc处理器，甚至构建和调试dsp协处理器。system generator提供了硬件/软件接口的共享存储器提取功能，自动生成dsp协处理器、总线接口逻辑、软件驱动器以及协处理器使用方面的软件技术文档。 8.1.3 system generator软件的安装和配置 1软件需求 system generator软件版本必须和ise版本一致，同时要有匹配的matlab版本才能正常工作。对于sys

8、tem generator 9.1，需要以下的软件环境： matlab的版本为matlab v7.3/simulink v6.5（r2006b）或者matlab v7.4/ simulink v6.6（r2007a）。注意：matlab软件的安装路径上不能出现空格。（如：可以为c:matlabr2007a）； ise的版本为9.1.01i或者更高版本，ise simulator的版本为完全版； ip核库的版本为ise ip 9.1i update 1或者更高版本。 需要注意的是：系统环境变量$xilinx必须设置为ise的安装目录。 同样，system generator对常用的第三方软件也有

9、相应的版本要求： 综合工具synplify pro的版本为v8.6.2或者v； 仿真工具modelsim的版本至少为pe或者se v6.1f以及更高版本。 2system generator的安装 system generator的安装软件只能通过网站下载的方式得到，网址为/ise/optional_prod/system_generator.htm。在安装system generator之前，需要关闭所有的ise以及matlab应用程序，然后双击安装软件的图标，即弹出图8-3所示的欢迎界面。图7-3 system generator的安装

10、欢迎界面 图7-4 system generator安装时的matlab版本选择界面 点击“next”按键进入软件安装协议说明界面，选中“i agree”选项进入matlab版本选择界面，安装程序会自动列出已安装的matlab代码，如图8-4所示（由于只安装了matlab 2006b版本，所以只有一个版本）。 继续点击“next”按键，进入安装路径选择界面，同时安装程序会给出所需的磁盘空间大小，对于9.1版需要118m字节的空间。再点击“next”按键进入安装进程界面，安装完成后的界面如图8-5所示，点击“close”按键完成安装。 图7-5 system generator安转完成提示界面

11、3xilinx hdl库的编译和配置 如果要在modelsim中完成system generator设计的仿真，则需要编译所有的ip库模块。由于modelsim存在pe、se以及xe等不同的版本，下面分别介绍其编译方法。 1）modelsim（pe or ee/se） xilinx提供了名为compxlib的库编译工具，在dos模式下完成库的编译。例如命令： compxlib s mti_se f all l all 可编译生成modelsim se版本中vhdl以及verilog hdl两种语言的库。完成的compxlib编译指令可查阅xilinx软件文档synthesis and simulation design guide，也可以直接在/docsan/xilinx82/books/docs/sim/sim.pdf的网址中在线查阅。 2）modelsim（xe） 对于modelsim xe（xilinx