计算机系统结构 第三章习题解答

1、 计算机系统结构-第三章(习题) 解答 假设 1. 什么是存储系统？对于一个由两个存储器M和M构成的存储系统，21存取时间分别为的命中率为h，两个存储器的存储容量分别为s和s，M121 和t，每千字节的成本分别为c和c。t2121 c？ 在什么条件下，整个存储系统的每千字节平均成本会接近于2 t是多少？ 该存储系统的等效存取时间a试以/t为存储系统的访问效率。，并令e=t 假设两层存储器的速度比r=t/ta121 。h来表示访问效率e和命中率r 是多少？e0.95，要求命中率h 如果r=100，为使访问效率。现 对于中的命中率实际上很难达到，假设实际的命中率只能达到0.96 把包括被访问当访问

2、M不命中时，在采用一种缓冲技术来解决这个问题。1中的每个数中，并假设被取到M取到数据在内的一个数据块都从MM121中的取到M据平均可以被重复访问5次。请设计缓冲深度（即每次从M12 。数据块的大小） 答： 整个存储系统的每千字节平均成本为： 1s2?c1?c2c2?s1c?s1s?c? 1s2ss1?1?2s时，整个存。即：s2s1不难看出：当s1/s2非常小的时候，上式的值约等于c2 c2。储器系统的每千字节平均成本会接近于 t为： 存储系统的等效存取时间a2?h)ttt?h?1?(1 a tt111?e? th?t?(1?h)?th?(1?h)?r21a 将数值代入上式可以算得：h99.9

3、5% 通过缓冲的方法，我们需要将命中率从0.96提高到0.9995。假设对存储器，列1/5m。那么，不命中率减小到原来的m，缓冲块的大小为5的访问次数为 出等式有：961?0. ?0.9995?1m5，即要达到中的访问效率，缓冲的深度应该至少是解这个方程得：m=16 16（个数据单位）。 其容量有三Cache，第一层M是 2. 要求完成一个两层存储系统的容量设计。1；和0.980.7、0.9种选择：64KB、128KB和256KB，它们的命中率分别为。并设两个存储器的存取时间分别是主存储器，其容量为4MB第二层M2 。和t=10tt为t和，每千字节的成本分别为c和c。如果c=20c112112

4、22 的条件下，分别计算三种存储系统的等效存取时间。在t=20ns 1 美元/KB，分别计算三种存储系统每千字节的平均成本。c 如果=0.22对三种存储系统的设计作一个比较，并分别按平均成本和等效存取时间指 出它们性能的排列次序。 根据等效存取时间和平均成本的乘积，选择最优的设计。 答： )(ns?h)200?200?180h(h?t1?1?h)?t2?20h?(1t? a 三种存储系统的等效存取时间分别为： ns74200?180?0.7?t?200?180h? 1ans?1800.9?38t?200?180h?200 2ans.98?23.6?t?200?180h200?180?0 3a

5、三种存储系统每千字节的平均成本为：KB?1024$/KB?4KB4$/?64KB?0.2cc1?s1?2?s2KBc$/?0.?26? 1aKB1024?64KB4?s1?s2KB?41024?0.2$/KB4s1?1?c2?s2$/KB?128KBc?0.?32$c/KB 2as1?s2128KB?4?1024KBc1?s1?c2?s24$/KB?256KB?0.2$/KB?4?1024KB?0.42$/KBc 3as1?s2256KB?4?1024KB 按照平均成本来说ccc，按照等效存取时间来说ttt 。a1a2a3a3a2a1 t（ns） c（$/KB方案 ） 乘积 比较 aa19.2

6、4 1 0.26 74 最差 12.16 38 2 0.32 中等 9.91223.630.42最优 位。现在要32字节，字长为3. 有16个存储器模块，每个模块的容量为4M 个存储器模块构成一个主存储器，有如下几种组织方式：用这16 1方式：16个存储器模块采用高位交叉方式构成存储器。 方式2：个存储器模块构成并行访问存储器。16 个存储器模块采用低位交叉方式构成存储器。：16方式3 路低位交叉构成存储器。24：路高位交叉8方式 4路高位交叉4路低位交叉构成存储器。方式5： 路低位交叉构成存储器。路并行访问4方式6：4 写出各种存储器的地址格式。 比较各种存储器的优缺点。 不考虑访问冲突，计

7、算各种存储器的频带宽度。 画出各种存储器的逻辑示意图。 答： 各种存储器的地址格式如下： 个模块高位交叉16方式1： 高 低 4bit字地址2bit 模块号 模块内地址20bit 方式2个模块并行访问：16 高 低 20bit多路选择4bit 字地址 模块内地址2bit 个模块低位交叉16：3方式 高 低 模块号 字地址 4bit2bit20bit模块内地址 方式4：2路高位交叉8路低位交叉 高 模块2bi字地3bi1bi组20bi模块内地 路低位交叉4路高位交叉4方式5： 高 2bi模块2bi字地2bi组20bi模块内地址 4路低位交叉6：4路并行访问方式 高 20bi模块内地多路选2bi组

8、2bi字地2bit 这几种存储器都能够并行工作，因此一般而言都可以用来提高内存的吞吐率。但他们也有所区别：并行访问存储器的优点是实现简单、容易，缺点是访问冲突大；高位交叉访问存储器的优点是扩充方便，但是因为访问冲突太大，一般不用于并行存取，缺点是访问效率不高；低位交叉访问存储器可以用分时 的方法来提高速度，但扩充不方便。 各种存储器的频带宽度和他们的并行程度有关，在不考虑冲突的情况下，如果有足够多的独立控制电路和寄存器，那么，他们的频带宽度是相同的。但 是，高位交叉访问存储器一般不用于并行存取，因此频带宽度最小。 个模块高位交叉16：1方式 方式2：16个模块并行访问 方式3：16个模块低位交

9、叉 注意：并行访问存储器和低位交叉访问存储器很相象，只不过，并行访问存储器使用存储模块号（存储体号）来对已经输出的结果进行选择，而低位 交叉访问存储器则用来生成对存储模块（存储体）的片选信号，他通过流水的方式来提高访问的速度。前者用一套存储器控制电路，后者用多套（与交叉模块数相等）存储器控制电路。 方式4：2路高位交叉8路低位交叉 路低位交叉4路高位交叉4：5方式 方式6：4路并行访问4路低位交叉 4. 一个程序由5个虚页组成，采用LRU替换算法，在程序执行过程中依次访问的页地址流如下： P4，P5，P3，P2，P5，P1，P3，P2，P3，P5，P1，P3 可能的最高页命中率是多少? 至少要

10、分配给该程序多少个主存页面才能获得最高的命中率? 如果在程序执行过程中每访问一个页面，平均要对该页面内的存储单元访 问1024次，求访问存储单元的命中率。 答： 在分配的主存页面数目足够大的情况下，除了第一次调入不命中，以后的 次，所以访问均命中，可以达到最高的页面命中率，即：实际命中的次数为7 可能达到的最高页面命中率为：7 5833?0?H.12 的情况下，肯定可以达到最高命中率，所以我们5由于在页面数大于等于 时能否达到该命中率：来看页面数小于5 时，调度过程如下：若分配的主存页面数等于统P5P1P3P2P5P1P3P2P3P3访问P4P51111*14444*4*115555*5555

11、55*5命LRU3333*333333算2*2*2222222*命命命命调命命命调调调调 此时也可以达到最高命中率； 若分配的主存页面等于3时，调度过程如下：访问P4P5P3P2P5P1P3P2P3P5P1P3统444*222*33*333*3 1 5* 5 2 2* 5 5* 2 1 5 5 命中LRU 算法次35 1 3 3 3* 1 5 1 1* 5 调入 调入 调入 调入 命中 调入 调入 调入 命中 调入 调入 命中 此时不能达到最高命中率。 所以至少应该分配4个主存页面。 我们假设程序每次只访问一个存储单元，这样，对每一个特定页面的访问次总1023过程可以描述如下：因为第一次总是不

12、命中的，而平均起来，随后的 是命中的，然后再次被调出主存，并再次重复先前的过程。所以访问存储单元 的命中率为：1023 999H?.?01024 块组成，共8主存由B0B7中，5. 假设在一个采用组相联映象方式的Cache块替换算个字节，采用LRU组，每组2块，每块的大小为16Cache有2 Cache的块地址流如下：法。在一个程序执行过程中依次访问这个B3 ，B5，B7B6B4，B3，B0，B4B6，B2，B4，B1， 写出主存地址的格式，并标出各字段的长度。 地址的格式，并标出各字段的长度。 写出Cache 之间各个块的映象对应关系。 画出主存与CacheCache，列出程序执行过程中C2

13、和C3如果Cache的各个块号为C0、C1、 的块地址流情况。 的块命中率。FIFO替换算法，计算Cache 如果采用 CacheLRU替换算法，计算的块命中率。 如果采用 如果改用全相联映象方式，再做和，可以得到什么结论？则平均要对这个块访每从主存装入一块到Cache， 如果在程序执行过程中， 次。请计算在这种情况下的Cache命中率。问16 答： 主存地址的格式为： 高 低 块内地址组内块号 4bit区号 1bit组号 1bit1bit 地址的格式为： Cache 高 低 块内地址4bit 组内块号1bit 组号1bit 主存0 0组第1 第Cache 0区2 0 组第13 第0组1 4

14、0第组2 5 1组第 区第13 6 组第17 的组之间是直接映象，对应组的块之间是全相联映象。主存的组到Cache、0、1的任何块位置上，主存块2、3、即：主存块0、1、45只能装入Cache块 3的任何块位置上。Cache块2、只能装入6、7 大小分区，因此去掉主存块地址中的区号就可以得出满由于主存按CacheCache块地址，所以该主存块地址流相应的一种足组相联映象关系的一种Cache 的块地址流为B3B5B7B3B0B4B6B6B2B4B1B41000111000111001001011001CacheC3C3C2C3C0C0C2C1C0C0C2C1 采用 FIFO替换算法，Cache的

15、块命中率为：3/12=0.25。 统计B0 B4 B5 B7 B3 B4 访问流 B6 B2 B4 B1 B6 B3 B4 B4* B4* B4* B4* B0 B0* C0 B5 B5 B5 B1 B1 B1 B1 B1* B4 B4* C1 B4* B4* 命中 B6 B6* B6* B6* B6* B6* C2 B3 B3 B3 B3 B3* B3* 3次 B2 C3 B2 B2 B2 B2 B2* B2* B2* B2* B7 B7 命中 调入 调入 调入 调入 调入 命中 命中 调入 调入 调入 调入 动作 0.33。替换算法，Cache的块命中率为：4/12 采用LRU B3 统计

16、B3 B0 B4 B5 B7 B4 访问流 B6 B2 B1 B4 B6 B4* B4* B4* B4 B4 B4 C0 B4* B4 B4 B4* B5 B5 B5 B1* B1* C1 B1* B0 B0* B1 命中B7*C2B6*B7B6B6*B6*B6*B6B6*B6*B6*B6*B3B3B3*B2*B3B3C3B3B2B2B2B2命调调命调调命动调调调调命 0.334/12。的块命中率为： 采用全相联映象、FIFO替换算法，CachB3统B4B5B7B2B4B1B4B6B3B0访问B6B3*C0B3*B3B3B3B6*B6B6*B6*B6*B6*B3B0B0C1B0B0B0B2B2B2B2B2B2*命B5C2B5B5B4B4B4B4*B4*B4B4B7B1B1*B7B1B1B1B1B1C3命调