CMOS工艺流程与MOS电路版图举例ppt课件

1、1,CMOS工艺流程与MOS电路版图举例,1. CMOS工艺流程 1) 简化N阱CMOS工艺演示flash 2) 清华工艺录像：N阱硅栅CMOS工艺流程 3) 双阱CMOS集成电路的工艺设计 4) 图解双阱硅栅CMOS制作流程 2. 典型N阱CMOS工艺的剖面图 3. Simplified CMOS Process Flow 4. MOS电路版图举例,2,1) 简化N阱CMOS工艺演示,3,氧化层生长,4,曝光,5,氧化层的刻蚀,光刻1，刻N阱掩膜版,6,N阱注入,光刻1，刻N阱掩膜版,7,形成N阱,8,氮化硅的刻蚀,N阱,9,场氧的生长,N阱,10,去除氮化硅,N阱,11,重新生长二氧化硅（

2、栅氧,N阱,12,生长多晶硅,N阱,13,刻蚀多晶硅,N阱,14,刻蚀多晶硅,N阱,15,P+离子注入,N阱,16,N+离子注入,N阱,17,生长磷硅玻璃PSG,N阱,18,光刻接触孔,N阱,19,刻铝,N阱,20,刻铝,N阱,21,N阱,22,2) 清华工艺录像,N阱硅栅CMOS工艺流程,23,初始氧化,24,光刻1，刻N阱,25,N阱形成,N阱,26,Si3N4淀积,27,光刻2，刻有源区，场区硼离子注入,N阱,28,场氧1,N阱,29,光刻3,N阱,30,场氧2,N阱,31,栅氧化，开启电压调整,N阱,32,多晶硅淀积,N阱,33,光刻4，刻NMOS管硅栅，磷离子注入形成NMOS管,用光

3、刻胶做掩蔽,34,光刻5，刻PMOS管硅栅，硼离子注入及推进，形成PMOS管,用光刻胶做掩蔽,35,磷硅玻璃淀积,36,光刻6，刻孔、磷硅玻璃淀积回流（图中有误，没刻出孔,N阱,37,蒸铝、光刻7，刻铝、光刻8，刻钝化孔（图中展示的是刻铝后的图形,38,离子注入的应用,39,40,N阱硅栅CMOS工艺流程,41,形成N阱 初始氧化，形成缓冲层，淀积氮化硅层 光刻1，定义出N阱 反应离子刻蚀氮化硅层 N阱离子注入，先注磷31P+ ，后注砷75As,3) 双阱CMOS集成电路的工艺设计,42,形成P阱 在N阱区生长厚氧化层，其它区域被氮化硅层保护而不会被氧化 去掉光刻胶及氮化硅层 P阱离子注入，注

4、硼,N阱,P sub. 100,43,推阱 退火驱入，双阱深度约1.8m 去掉N阱区的氧化层,N阱,P阱,44,形成场隔离区 生长一层薄氧化层 淀积一层氮化硅 光刻2场隔离区，非隔离区被光刻胶保护起来 反应离子刻蚀氮化硅 场区硼离子注入以防止场开启 热生长厚的场氧化层 去掉氮化硅层,45,阈值电压调整注入 光刻3，VTP调整注入 光刻4，VTN调整注入,46,形成多晶硅栅（栅定义） 生长栅氧化层 淀积多晶硅 光刻5， 刻蚀多晶硅栅,N阱,P阱,47,形成硅化物 淀积氧化层 反应离子刻蚀氧化层，形成侧壁氧化层（spacer, sidewall） 淀积难熔金属Ti或Co等 低温退火，形成C-47相

5、的TiSi2或CoSi 去掉氧化层上的没有发生化学反应的Ti或Co 高温退火，形成低阻稳定的TiSi2或CoSi2,48,形成N管源漏区 光刻6，利用光刻胶将PMOS区保护起来 离子注入磷或砷，形成N管源漏区 形成P管源漏区 光刻7，利用光刻胶将NMOS区保护起来 离子注入硼，形成P管源漏区,49,形成接触孔 化学气相淀积BPTEOS硼磷硅玻璃层 退火和致密 光刻8，接触孔版 反应离子刻蚀磷硅玻璃，形成接触孔,50,形成第一层金属 淀积金属钨(W)，形成钨塞,51,形成第一层金属 淀积金属层，如Al-Si、Al-Si-Cu合金等 光刻9，第一层金属版，定义出连线图形 反应离子刻蚀金属层，形成互

6、连图形,52,形成穿通接触孔 化学气相淀积PETEOS, 等离子增强正硅酸四乙酯热分解 Plasma Enhanced TEOS ：tetraethylorthosilicate Si-(OC2H5)4 - 通过化学机械抛光进行平坦化 光刻穿通接触孔版 反应离子刻蚀绝缘层，形成穿通接触孔 形成第二层金属 淀积金属层，如Al-Si、Al-Si-Cu合金等 光刻10，第二层金属版，定义出连线图形 反应离子刻蚀，形成第二层金属互连图形,正硅酸乙脂（TEOS）分解 650750,53,合金 形成钝化层 在低温条件下(小于300)淀积氮化硅 光刻11，钝化版 刻蚀氮化硅，形成钝化图形 测试、封装，完成集

7、成电路的制造工艺 CMOS集成电路采用(100)晶向的硅材料,54,4) 图解双阱硅栅CMOS制作流程,55,首先进行表面清洗，去除wafer表面的保护层和杂质，三氧化二铝必须以高速粒子撞击，并用化学溶液进行清洗,56,然后在表面氧化二氧化硅膜以减小后一步氮化硅对晶圆的表面应力。 涂覆光阻(完整过程包括，甩胶预烘曝光显影后烘腐蚀去除光刻胶)。其中二氧化硅以氧化形成，氮化硅LPCVD沉积形成(以氨、硅烷、乙硅烷反应生成,57,光刻技术去除不想要的部分，此步骤为定出P型阱区域。 (所谓光刻胶就是对光或电子束敏感且耐腐蚀能力强的材料，常用的光阻液有S1813,AZ5214等)。光刻胶的去除可以用臭氧

8、烧除也可用专用剥离液。氮化硅用180的磷酸去除或含CF4气体的等离子刻蚀(RIE,58,在P阱区域植入硼(+3)离子，因硅为+4价，所以形成空洞，呈正电荷状态。(离子植入时与法线成7度角，以防止发生沟道效应，即离子不与原子碰撞而直接打入)。每次离子植入后必须进行退火处理，以恢复晶格的完整性。(但高温也影响到已完成工序所形成的格局,59,LOCOS (localoxidationofsilicon)选择性氧化：湿法氧化二氧化硅层，因以氮化硅为掩模会出现鸟嘴现象，影响尺寸的控制。二氧化硅层在向上生成的同时也向下移动，为膜厚的0.44倍，所以在去除二氧化硅层后，出现表面台阶现象。湿法氧化快于干法氧化

9、，因OH基在硅中的扩散速度高于O2。硅膜越厚所需时间越长,60,去除氮化硅和表面二氧化硅层。露出N型阱区域。(上述中曝光技术光罩与基片的距离分为接触式、接近式和投影式曝光三种，常用投影式又分为等比和微缩式。曝光会有清晰度和分辩率，所以考虑到所用光线及波长、基片表面平坦度、套刻精度、膨胀系数等,61,离子植入磷离子(+5)，所以出现多余电子，呈现负电荷状态。电荷移动速度高于P型约0.25倍。以缓冲氢氟酸液去除二氧化硅层,62,在表面重新氧化生成二氧化硅层，LPCVD沉积氮化硅层，以光阻定出下一步的fieldoxide区域,63,在上述多晶硅层外围，氧化二氧化硅层以作为保护。涂布光阻，以便利用光刻

10、技术进行下一步的工序,64,形成NMOS，以砷离子进行植入形成源漏极。此工序在约1000中完成，不能采用铝栅极工艺，因铝不能耐高温，此工艺也称为自对准工艺。砷离子的植入也降低了多晶硅的电阻率(块约为30欧姆)。还采用在多晶硅上沉积高熔点金属材料的硅化物(MoSi2、WSi2、TiSi2等)，形成多层结构,65,以类似的方法，形成PMOS，植入硼(+3)离子。 (后序中的PSG或BPSG能很好的稳定能动钠离子，以保证MOS电压稳定,66,后序中的二氧化硅层皆是化学反应沉积而成，其中加入PH3形成PSG (phospho-silicate-glass)，加入B2H6形成BPSG (boro-pho

11、spho-silicate-glass)以平坦表面。所谓PECVD (plasma enhancedCVD) 在普通CVD反应空间导入电浆(等离子)，使气体活化以降低反应温度,67,68,光刻技术定出孔洞，以溅射法或真空蒸发法，依次沉积钛+氮化钛+铝+氮化钛等多层金属。(其中还会考虑到铝的表面氧化和氯化物的影响)。由于铝硅固相反应，特别对浅的PN结难以形成漏电流 (leakcurrent)小而稳定的接触，为此使用TiN等材料，以抑制铝硅界面反应，并有良好的欧姆，这种材料也称为势垒金属(barriermetal,69,RIE刻蚀出布线格局。以类似的方法沉积第二层金属，以二氧化硅绝缘层和介电层作为

12、层间保护和平坦表面作用,70,为满足欧姆接触要求，布线工艺是在含有510%氢的氮气中，在400500温度下热处理1530分钟(也称成形forming)，以使铝和硅合金化。最后还要定出PAD接触窗，以便进行bonding工作。 (上述形成的薄膜厚度的计算可采用光学衍射、倾斜研磨、四探针法等方法测得,71,72,2. 典型N阱CMOS工艺的剖面图,73,CMOS process,p,p,p,74,Process (Inverter)p-sub,P-diffusion,N-diffusion,Polysilicon,Metal,Legend of each layer,contact,N-well,

13、GND,低氧,场氧,p-sub,p,75,Layout and Cross-Section View of Inverter,In,图例,76,Process,field oxide,field oxide,field oxide,77,3. Simplified CMOS Process Flow,Create n-well and active regions,Grow gate oxide (thin oxide,Deposit and pattern poly-silicon layer,Implant source and drain regions, substrate conta

14、cts,Create contact windows, deposit and pattern metal layers,78,N-well, Active Region, Gate Oxide,Cross Section,n-well,79,Poly-silicon Layer,80,N+ and P+ Regions,Top View,Ohmic contacts,Cross-Section,81,SiO2 Upon Device & Contact Etching,Top View,Cross-Section,82,Metal Layer by Metal Evaporation,Top

15、 View,Cross-Section,83,A Complete CMOS Inverter,Top View,Cross-Section,84,SiO2,FET,85,Transistor - Layout,Diffusion,86,layers,87,Via and Contacts,Diffusion,Metal 2,SiO2,SiO2,Polysilicon,Metal-Diff Contact,Metal-Poly Contact,SiO2,Via,Metal 1,88,Inverter Example,Metal-nDiff Contact,Metal-Poly Contact,

16、Via,VDD,GND,VDD,Metal 2,Metal 1,Metal-nDiff Contact,GND,89,4. MOS电路版图举例,1) 铝栅CMOS电路版图设计规则 2) 铝栅、硅栅MOS器件的版图 3) 铝栅工艺CMOS版图举例 4) 硅栅工艺MOS电路版图举例 5) P阱硅栅单层铝布线CMOS集成电路的工艺过程 6) CMOS IC 版图设计技巧 7) CMOS反相器版图流程,90,1) 铝栅CMOS电路 版图设计规则,91,该图的说明 a 沟道长度 3 b GS/GD覆盖 c p+，n+最小宽度3 d p+，n+最小间距3 e p阱与n+区间距2 f 孔距扩散区最小间距 2

17、 g Al覆盖孔 孔 2 3或 3 3 h Al栅跨越p+环 i Al最小宽度4 j Al最小间距3,p,Al,1,n,92,2) 铝栅、硅栅MOS器件的版图,硅栅MOS器件,铝栅MOS器件,93,Source/Drain: Photomask (dark field,Clear Glass,Chromium,Cross Section,铝栅MOS工艺掩膜版的说明,94,Gate: Photomask (dark field,Clear Glass,Chromium,Cross Section,95,Contacts: Photomask (dark field,Clear Glass,Chr

18、omium,Cross Section,96,Metal Interconnects: Photomask (light field,Chromium,Clear Glass,Cross Section,97,硅栅硅栅MOS器件工艺的流程Process (1)刻有源区,正胶,98,Process (2)刻多晶硅与自对准掺杂,Self-Align Doping,99,Process (3)刻接触孔、反刻铝,field oxide (FOX) metal-poly insulator thin oxide,100,3) 铝栅工艺CMOS反相器版图举例,图2为铝栅CMOS反相器版图示意图。可见，为了

19、防止寄生沟道以及p管、n管的相互影响，采用了保护环或隔离环：对n沟器件用p+环包围起来， p沟器件用n+环隔离开，p+、n+环都以反偏形式接到地和电源上，消除两种沟道间漏电的可能,101,版图分解： 刻P阱 2. 刻P+区/保护环 3. 刻n+区/保护带 4. 刻栅、预刻接触孔 5. 刻接触孔 6. 刻Al 7. 刻纯化孔,P+区保护环,n+区/保护带,102,版图分解： 1. 刻P阱 2. 刻P+区/环 3. 刻n+区 4. 刻栅、预刻接触孔 5. 刻接触孔 6. 刻Al 7. 刻纯化孔,103,版图分解： 1. 刻P阱 2. 刻P+区/环 3. 刻n+区 4. 刻栅、预刻接触孔 5. 刻接

20、触孔 6. 刻Al 7. 刻纯化孔,104,4) 硅栅MOS版图举例 E/E NMOS反相器,刻有源区 刻多晶硅栅 刻NMOS管S、D 刻接触孔 反刻Al,图5 E/E NMOS反相器版图示意图,105,106,制备耗尽型MOS管,在MOS集成电路中，有些设计需要采用耗尽型MOS管，这样在MOS工艺过程中必须加一块光刻掩膜版，其目的是使非耗尽型MOS管部分的光刻胶不易被刻蚀，然后通过离子注入和退火、再分布工艺，改变耗尽型MOS管区有源区的表面浓度，使MOS管不需要栅电压就可以开启工作。 然后采用干氧湿氧干氧的方法进行场氧制备，其目的是使除有源区部分之外的硅表面生长一层较厚的SiO2层，防止寄生

21、MOS管的形成,107,108,8,109,硅栅P阱CMOS反相器版图设计举例,110,111,112,113,114,刻PMOS管S、D,刻NMOS管S、D,D,D,S,S,115,116,117,5) P阱硅栅单层铝布线CMOS的工艺过程,下面以光刻掩膜版为基准，先描述一个P阱硅栅单层铝布线CMOS集成电路的工艺过程的主要步骤，用以说明如何在CMOS工艺线上制造CMOS集成电路。（见教材第7-9页，图1.12,118,CMOS集成电路工艺-以P阱硅栅CMOS为例,1、光刻I-阱区光刻，刻出阱区注入孔,119,2、阱区注入及推进，形成阱区,120,3、去除SiO2，长薄氧，长Si3N4,12

22、1,4、光II-有源区光刻，刻出PMOS管、NMOS管的源、栅和漏区,122,5、光III-N管场区光刻，N管场区注入孔，以提高场开启，减少闩锁效应及改善阱的接触,123,6、长场氧，漂去SiO2及Si3N4，然后长栅氧,124,7、光-p管场区光刻（用光I的负版），p管场区注入， 调节PMOS管的开启电压，然后生长多晶硅,125,8、光-多晶硅光刻，形成多晶硅栅及多晶硅电阻,126,9、光I-P+区光刻，刻去P管上的胶。P+区注入，形成PMOS管的源、漏区及P+保护环（图中没画出P+保护环,127,10、光-N管场区光刻，刻去N管上的胶。 N管场区注入，形成NMOS的源、漏区及N+保护环（图

23、中没画出,128,11、长PSG（磷硅玻璃,129,12、光刻-引线孔光刻,130,13、光刻-引线孔光刻（反刻Al,131,8.7 RS触发器 p.154,特性表实际上是一种特殊的真值表，它对触发器的描述十分具体。这种真值表的输入变量（自变量）除了数据输入外，还有触发器的初态，而输出变量（因变量）则是触发器的次态。特性方程是从特性表归纳出来的，比较简洁；状态转换图这种描述方法则很直观,132,133,图例： 实线：扩散区， 虚线：铝， 阴影线：多晶硅、 黑方块：引线孔,N阱,134,6) CMOS IC 版图设计技巧 1、布局要合理 （1）引出端分布是否便于使用或与其他相关电路兼容，是否符合

24、管壳引出线排列要求。 （2）特殊要求的单元是否安排合理，如p阱与p管漏源p+区离远一些，使pnp，抑制Latch-up，尤其是输出级更应注意。 （3）布局是否紧凑，以节约芯片面积，一般尽可能将各单元设计成方形。 （4）考虑到热场对器件工作的影响，应注意电路温度分布是否合理,135,2、单元配置恰当 （1）芯片面积降低10%，管芯成品率/圆片 可提高1520%。 （2）多用并联形式，如或非门，少用串联形式，如与非门。 （3）大跨导管采用梳状或马蹄形，小跨导管采用条状图形，使图形排列尽可能规整,136,3、布线合理 布线面积往往为其电路元器件总面积的几倍，在多层布线中尤为突出。 扩散条/多晶硅互连

25、多为垂直方向，金属连线为水平方向，电源地线采用金属线，与其他金属线平行。 长连线选用金属。 多晶硅穿过Al线下面时，长度尽可能短，以降低寄生电容。 注意VDD、VSS布线，连线要有适当的宽度。 容易引起“串扰”的布线（主要为传送不同信号的连线），一定要远离，不可靠拢平行排列,137,4、CMOS电路版图设计对布线和接触孔的特殊要求 （1）为抑制Latch up，要特别注意合理布置电源接触孔和VDD引线，减小横向电流密度和横向电阻RS、RW。 采用接衬底的环行VDD布线。 增多VDD、VSS接触孔，加大接触面积，增加连线牢固性。 对每一个VDD孔，在相邻阱中配以对应的VSS接触孔，以增加并行电流

26、通路。 尽量使VDD、VSS接触孔的长边相互平行。 接VDD的孔尽可能离阱近一些。 接VSS的孔尽可能安排在阱的所有边上（P阱,138,2）尽量不要使多晶硅位于p+区域上 多晶硅大多用n+掺杂，以获得较低的电阻率。若多晶硅位于p+区域，在进行p+掺杂时多晶硅已存在，同时对其也进行了掺杂导致杂质补偿，使多晶硅。 （3）金属间距应留得较大一些（3或4） 因为，金属对光得反射能力强，使得光刻时难以精确分辨金属边缘。应适当留以裕量,139,5、双层金属布线时的优化方案 （1）全局电源线、地线和时钟线用第二层金属线。 （2）电源支线和信号线用第一层金属线（两层金属之间用通孔连接）。 （3）尽可能使两层金

27、属互相垂直，减小交叠部分得面积,140,7) CMOS反相器 版图流程,141,N well,P well,CMOS反相器版图流程(1,1. 阱做N阱和P阱封闭图形，窗口注入形成P管和N管的衬底,142,N diffusion,CMOS反相器版图流程(2,2. 有源区做晶体管的区域（G、D、S、B区)，封闭图形处是氮化硅掩蔽层，该处不会长场氧化层,143,P diffusion,CMOS反相器版图流程(2,2. 有源区做晶体管的区域（G、D、S、B区)，封闭图形处是氮化硅掩蔽层，该处不会长场氧化层,144,Poly gate,CMOS反相器版图流程(3,3. 多晶硅做硅栅和多晶硅连线。封闭图形处，保留多晶硅,145,N+ implant,CMOS反相器版图流程(4,4. 有源区注入P+，N+区（select,146,P+ implant,CMOS反相器版图流程(4,4. 有源区注入P+、N+区（select,147,contact,CMOS反相器版图流程(5,5. 接触孔多晶硅，注入区和金属线1接触端子