数字逻辑 复习 绝对经典 我就是看得他过的 前提我什么都没学.ppt

1、第一章开关理论基础,3,1,1,1,2,2,0,低位,高位,余数,0.18 2,0).36 2,0).72 2,1).44 2,0).88,高位,低位,3)10=(11)2,例1：(3.18)10=(11.001)2,54,3,3,6,16,16,0,低位,高位,余数,0.39 16,6).24 16,3).84 16,13).44 16,7).04,高位,低位,54)10=(36)16,0.39)10=(0.63D7)16,例2：(54.39)10=(36.63D7)16,例3：八进制： 2 5 7 0 5 5 4,二进制：010 101 111 000 101 101 100,十六进制：A

2、 F 1 6 C,因此，(257.0554)8=(10101111.0001011011)2,(AF.16C)16,二进制编码,给一个信息或符号指定一个具体的二进制码去代表它，这一过程称为二进制编码,通常编码,数字编码,字符编码,例4： N1 =0011，N2 = 1011求 N1 +N2反和 N1 N2反,解： N1 反11100， N2 反01011, N2 反10100,N1 +N2反=11100+01011= 01000,真值为： N1 +N2=1000,N1 N2反 11100+10100,真值为： N1 N2=1110,例5： N1 =0011，N2 = 1011求 N1 +N2补

3、和 N1 N2补,解： N1 补11101， N2 补01011, N2 补10101,N1 +N2补=11101+01011= 01000,真值为： N1 +N2=1000,N1 N2补=11101+10101,真值为： N1 N2=1110,补码加法减法运算：符号位有进位则丢弃,十进制数的二进制编码,简称为二十进制码或BCD码，即用若干位二进制数来表示一位十进制数,一、8421 BCD码,简称8421码。按4位二进制数的自然顺序，取前十个数依次表示十进制的09，后6个数不允许出现，若出现则认为是非法的或错误的,8421码是一种有权码，每位有固定的权，从高到低依次为8, 4, 2, 1，如

4、:8421码0111=08+14+12+11=7,8421码的特点,1）与四位二进制数的表示完全一样,2）10101111为冗余码,3）8421码与十进制的转换关系为直接转换关系,例:（0001 0011.0110 0100)8421BCD=(13.64)10,4) 运算时按逢10进1的原则,并且要进行调整,调整原则: 有进位或出现冗余码时, 加法+6调整; 减法 -6调整,二、余3码,由8421码加3形成,4）如果两个余3码相加没有进位， 则和数要减3，否则和数要加3,1)是一种无权码,2)有六个冗余码。 （0000、0001、0010、1101、1110、1111,3）对9的自补码,例：(

5、4)余3码=0111; (5)余3码 =1000 (0111)9补=1000 即0111按位取反,三、2421 BCD码,简称2421码。按4位二进制数的自然顺序，取前8个数依次表示十进制的07，8和9分别为1110和1111。其余6个数不允许出现，若出现则认为是非法的或错误的。这只是2421码的一种编码方案,2421码是一种有权码，每位有固定的权，从高到低依次为2, 4, 2, 1，如 : 2421码0111=02+14+12+11=7 2421码1110=12+14+12+01=8,2421码的编码方案,1.3.5 可靠性编码,能减少错误，发现错误，甚至纠正错误的编码称为可靠性编码,一、格

6、雷码 在一组数的编码中，如果任意相邻的代码只有一位二进制数不同，即为格雷码,二、奇偶校验码 由信息位和校验位(冗余部分)两部分组成。校验位的取值可使整个校验码中的1的个数按事先的规完成为奇数或偶数,三、海明码 可以检验一位错误并且可以定位的可靠性编码,布尔代数基本定律,1.5 布尔代数,基本定律,1律,0律,重叠律,非律,互补律,结合律,交换律,分配律,摩根定律,反演律,布尔代数基本定律,吸收律,多余项定律,例1,C+B )( A+C ) =_,A、BA+ AC B、AB +C C、A+BC D、 BC +A,B,吸收律交换律,例2,下列逻辑中正确的式_,A、A+ AB=B B、C(D +C)

7、 =CD C、E+CE=E D、 BC +A =A,吸收律,C,布尔代数基本规则,代入规则,反演规则,等式两边同一变量处用相同逻辑表达式代替等式不变,求一个逻辑函数的非函数,证明,布尔代数对偶规则,对原式遵守先与后或的运算顺序,不是单个逻辑变量上的非号，均应保持不变,结论,对偶规则,求一个逻辑函数的对偶式,证明,其对偶式,不考虑顺序的其对偶式,A,A,某个逻辑恒等式成立时，则其对偶式也成立,P12,卡诺图化简步骤,1,1,解,无关项化简,化简函数,且无关项为,1,1,1,解,1,1,第2章,第 2章,第一节 组合逻辑分析 第二节 组合逻辑设计 第三节 考虑特殊问题的组合逻辑 第四节 组合逻辑中

8、的竞争冒险 第五节 常用的中规模组合逻辑标准构件,组合逻辑,组合逻辑分析,第一节 组合逻辑分析,电路任意时刻的输出状态只取决于该时刻的输入状态，而与该时刻前的电路输入状态无关,如何确定组合逻辑完成的逻辑功能,组合逻辑不含有记忆器件,逻辑表达式,真值表,最简式,描述功能,组合电路,组合逻辑分析例题3,分析如下电路，当ABC为何值时F=1,组合逻辑分析例题4,10205299P50例3-3,分析如下电路的功能，列出真值表,四选一选择器,组合逻辑设计,第二节 组合逻辑设计,真值表,卡诺图,表达式,简化的表达式,设计要求,逻辑图,消除冒险,代数法化简,图形法化简,一个逻辑函数可以用不同形式的逻辑电路来

9、实现,器件数最少、器件品种最少、器件间的连线最少,P34,组合逻辑设计例题3,某工厂有A、B、C三个车间，各需电力10kw，由厂变电所的X、Y两台变压器供电，其中X变压器的功率为13kw，Y变压器的功率为25kw。为合理供电，需设计一个送电控制电路。控制电路的输出接继电器线圈。送电时线圈通电,不送电时线圈不通电。线圈动作电压12V,设：车间工作用1表示；不工作用0表示。送电用1表示；不送电用0表示,0,1,1,0,1,0,0,1,0,0,0,1,0,1,1,1,组合逻辑设计例题3,1,1,1,1,1,1,1,1,组合逻辑设计例题3,多输出例题,设A、B、C为保密锁的三个按键，当A单独按下时锁既

10、不打开也不报警；只有当A、B、C 或者A、B或者 A、C 分别同时按下时，锁才能被打开；当不符合上述组合状态时，将发出报警信息，试用与非门设计此电路,解: (1)逻辑规定,0,0,0,0,0,1,1,1,0,1,1,1,0,0,0,0,键按下=1； 锁开 (F) =1； 报警 (G )=1,2) 真值表,3) 化简,F卡诺图,G卡诺图,没有公共项,中规模组合逻辑标准构件,第五节 中规模组合逻辑标准构件,门电路数,数据选择器,八选一74LS151,P43,数据选择器,用四选一选择器实现函数,10211491,A1A0,数据选择器应用,D0=1,D3=0,P43 例13,联合卡诺图法,逻辑函数对照

11、法,数据选择器应用,逻辑函数对照法,展开,合并,对照,数据选择器应用例题,写出如图所示8选1数据选择器实现的逻辑函数表达式,三态门,物理上连接，电器上不定,三种状态,逻辑 0,逻辑 1,高阻,此状态时与电路断开,F=高阻,低电平使能,高电平使能,F=高阻,三态门作为接口电路应用于数据总线,EWB演示_三态门,EWB演示_P43例14,数据分配器,数据分配 器,P44 例15,译码器,常用的译码电路,二进制译码器,二 十译码器,数字显示译码器,2:4译码器,3:8译码器,4:16译码器,74LS139,74LS154,74LS138,CBA=011,使能端的作用,使得ABC输入端稳定后再送到输出

12、端,用于逻辑功能扩展,特点：译码器的输出均对应一个最小项,P46 真值表,第3章,第 3章,第一节 双稳态触发器 第二节 锁存器、寄存器、移位寄存器 第三节 计数器 第四节 同步时序逻辑分析 第五节 同步时序逻辑设计,时序逻辑,时序逻辑电路概述,时序电路：是指电路在任何时刻产生的稳定输出信号， 不仅取决于该时刻电路的输入，而且也取 决于电路过去的输入信号,时序电路输入,时序电路输出,内部输入,内部输出,Zi=fi(x1, x2, , xn, y1, y2, , yr), i= 1, , m 输出函数,Yi=gi(x1, x2, , xn, y1, y2, , yr), i= 1, , r 控制

13、或激励函数,时序电路可分为两大类,时序逻辑电路概述,同步时序电路 （同步时钟到来时，电路状态才能发生改变,异步时序电路 （由输入信号直接引起电路的状态改变,小结,R,S,边沿触发,电平触发,例题2,电路如图，该电路是完成何种功能的触发器,答：完成JK触发器的功能,计数器,第三节 计数器,用来计算输入脉冲数目的时序逻辑电路,计数器所能计算的脉冲数目的最大值(即电路所能表示状态数目的最大值,按进位方式分类,同步,异步,各个触发器的时钟不是来自同一个脉冲时钟源,所有触发器公用一个时钟脉冲源,10205299 P96,001,010,011,100,101,000,F的作用相当于逢6进1的进位输出,同

14、步计数器,分析步骤,1、写出激励方程,3、写出输出方程,4、求状态转换表和状态转换图,同步计数器,0,0,0,EWB 计数器演示,同步计数器,六进制计数器（模六,P67 例1,F的作用相当于逢6进1的进位输出,F,状态转移图,同步计数器自动启动,关于计数器自动启动,000101六个状态为有效状态。有效状态构成的循环为有效循环,110和111不在有效循环中，它们是无效状态,无效状态在CP脉冲作用下能够进入有效循环，说明该电路能够自启动,无效状态在CP作用下不能进入有效循环，则表明电路不能自启动,同步计数器自动启动,六进制计数器（模六,自动启动,中规模集成计数器,中规模集成电路产品(MSI) P7

15、1,同步 异步,计数器清零,清零信号有效后要等待时钟脉冲的有效沿到来后才清零,清零信号有效后立即清零,复位,同步 异步,计数器预置,预置数据及预置信号有效后，时钟脉冲有效沿到来后预置,预置数据及预置信号有效后立即置数,时钟有效沿选择,加减计数选择,计数,保持,中规模计数器预置,预置法,复位法,使计数器从某个预置状态开始计数，到达满足M的终止状态时，产生预置控制信号，加载到预置端LD，将外部输入的预置信号值打入计数器。然后重复进行,计数器从某个状态开始计数，到达满足M的终止状态时，产生一个复位信号，加载到计数器的复位输入端，使计数器恢复到初始状态。然后重复进行,加计数 预置值=N-M 减计数 预

16、置值=M-1,加计数 预置值=N-M-1 减计数 预置值=M,同步预置方式,异步预置方式,N为原来计数器的模值,M为现在要求实现的模值,预置值= N- M 1 = 10 6 1 =3,例：将74LS192十进制可逆计数器改造成M=6的计数器,74LS163,74LS163,P77,模16计数器,数据输出,预置输入,进位输出,清零,预置使能,计数使能,时钟脉冲,同步清零,置数,进位输出,演示74LS163,74LS163 四位二进制加法计数器,中规模同步计数器,模13计数器 起始状态 = 16 - M=16 -13=3,10211486,利用同步预置使计数与预置交替进行实现任意进制计数器,前3个

17、状态无效，后13个状态为有效,前10个状态有效，后6个状态为无效,模10计数器,实验演示-163,10211491 P205,中规模异步计数器,功能表,74LS90,内部包括一个模5、一个模2计数器,异步置“0”端,异步置“9”端,0000,1001,四种功能,模2计数,模5计数,8421十进制计数,5421十进制计数,注意：联接要求,QDQCQBQA,QAQDQCQB,EWB_演示74LS90_基本模式,五进制的输出QD 10作为二进制的CP1信号,中规模异步计数器,QDQCQBQA=0110 时 复位,5421十进制计数,8421十进制计数,分析如下电路功能,习题P52,过渡态,第6个计数

18、脉冲作用后，电路进入QAQDQCQB =1010状态时，计数器便被直接置成全0000。 1010状态称为过渡状态,1,2,3,4,5,6,凡是利用异步置0端，组成任意进制计数器时，均应考虑过渡态,不需要脉冲,中规模异步计数器,功能表,74LS90,内部包括一个模5、一个模2计数器,异步置“0”端,异步置“9”端,0000,1001,四种功能,模2计数,模5计数,8421十进制计数,5421十进制计数,注意：联接要求,QDQCQBQA,QAQDQCQB,EWB_演示74LS90_基本模式,五进制的输出QD 10作为二进制的CP1信号,中规模异步计数器,QDQCQBQA=0110 时 复位,542

19、1十进制计数,8421十进制计数,分析如下电路功能,习题P52,过渡态,第6个计数脉冲作用后，电路进入QAQDQCQB =1010状态时，计数器便被直接置成全0000。 1010状态称为过渡状态,1,2,3,4,5,6,凡是利用异步置0端，组成任意进制计数器时，均应考虑过渡态,不需要脉冲,同步时序逻辑分析,第四节 同步时序逻辑分析,时序电路的结构,输入信号,输出信号,激励信号,状态信号,输出方程,状态方程,激励方程,输出方程,输出与输入及状态有关,输出只与状态有关,同步时序分析步骤,同步时序逻辑电路分析步骤,1、分清电路。确定输入、输出信号,2、列出三个方程,激励方程、输出方程、状态方程,3、

20、写出状态转换真值表,4、画出状态转换图,5、描述逻辑功能,根据特征方程 （ RS 、D、JK、T,同步时序分析例2,3)、写出状态转移表,同步时序分析例2,序列“111”检测器,同步时序逻辑设计,第五节 同步时序逻辑设计,作原始状态表/图,状态表化简,状态分配（状态编码,作激励函数和输出函数（确定触发器类型,画逻辑图,时序逻辑 电路,逻辑功能,分析,设计,设计举例1,1111序列检测器,输入X：0 1 1 1 1,输出Z：0 0 0 0 1,Q n+1/Z,状态：ABCDE,10194764P145,输入多于四个连续1时输出仍为1,设计举例1,Q1n+1,Q0n+1,Z,图：投影,Q1 n+1

21、 Q0n+1/Z,用D触发器,次态卡诺图,69,第四章 存储逻辑,引言 特殊存储部件 随机读写存储器RAM 只读存储器ROM FLASH存储器 存储容量的扩充,70,特殊存储部件,寄存器堆 寄存器队列 寄存器堆栈 共同特点： 存储容量小，逻辑结构简单，工作速度快。 Register Cache RAM Hardisk。 寄存器和存储器。 类似于一维数组与二维数组的区别,71,随机读写存储器,随机读写存储器RAM(Random Access Memory,计算机的重要记忆部件，存放数据或指令,RAM按功能可分为静态、动态两类,RAM按所用器件又可分为双极型和 MOS型两种,思考:RAM 是否就是

22、内存,制造工艺简单，成本低， 功耗小，集成度高,72,RAM的逻辑结构,由存储矩阵、地址译码器、读写控制电路组成。 存储矩阵：若干排成阵列形式的存储元（每个存储元能存储一个比特）。 存储单元：由一组有序排列的存储元组成，存储的基本单位。 重点：只能对一个存储单元进行读写操作。不能对一个存储元进行读写操作,73,RAM的逻辑结构,74,ROM的应用,只读存储器,1.作函数运算表电路 例：试用ROM构成能实现函数 y = x2 的运算表电路，x 的取值范围为015的正整数,解：（1）分析要求、设定变量 自变量x的取值范围为015的正整数，对应的4位二进制正整数，用B =B3B2B1B0表示。根据y

23、 =x2的运算关系，可求出y的最大值是152225，可以用8位二进制数Y =Y7Y6Y5Y4Y3Y2Y1Y0表示,设计方法和第二章相同 需求分析 真值表与或表达式,75,2）列真值表函数运算表,76,只读存储器,Y7=m12+m13+m14+m15,3）写标准与或表达式,Y4=m4+m5+m7+m9+m11+m12,Y6=m8+m9+m10+m11+m14+m15,Y5=m6+m7+m10+m11+m13+m15,Y3=m3+m5+m11+m13,Y1=0,Y2=m2+m6+m10+m14,Y0= m1+m3+m5+m7+m9+m11+m13+m15,77,Y7=m12+m13+m14+m15

24、,78,第五章 可编程逻辑,PLD的基本概念 现场可编程门阵列FPGA 在系统可编程ISP 可编程逻辑的原理图方式设计 可编程逻辑的VHDL文本方式设计,79,PLD的基本概念 (programmable logic device,可编程阵列 与阵列 或阵列 可编程连接技术 PLD的类型 简单可编程逻辑器件SPLD 复杂可编程逻辑器件CPLD,80,可编程阵列,PLD是用可编程阵列组成的。 可编程阵列本质上是行、列导线组成的导电网格。 在网格的交叉点上，通过熔断金属丝等连接技术来实现逻辑1或逻辑0。 可编程阵列分类：与阵列和或阵列,81,可编程连接技术,熔丝技术:编程之前,熔丝相连，状态称为逻辑1；熔丝熔断后的状态称为逻辑0。非易失。 反熔丝技术:这种连接与熔丝连接正好相反，不是破坏连接，而是建立连接。非易失。 E2PROM技术:加电的方式可以擦除或重写，ISP在系统编程。非易失。 SRAM技术:SRAM存储元通过触发器实现行列交叉点的连接、断开。易失，每次加电，PLD编程数据须重新写入。（如何解决,82,SRAM为基的与阵列,83,PLD的类型,简单可编程逻辑器