FPGA设计基础-第6章FPGA设计中的基本问题

第6章FPGA设计中的基本问题,6.1数的表示方法,表6.1二进制计数方式,表6.1二进制计数方式（续）,例：3位二进制数在不同计数方式下所代表的十进制数值。,6.1.1无符号整数,将一个整数用一个二进制代码序列表示，每个二进制代码的权值是2P，P为该代码在序列中的序号。,表6.3无符号整数的权值,缺点：无法表示负数。,表6.4无符号整数与十进制数的转换实例,1001+11101100110,=,9+2938,图6.1无符号整数的加法,6.1.2二进制补码,特点：与无符号整数的计数方法类似，唯一不同之处在于最高有效位的权值是-2N-1。将整数进行正负变换时，只需将原数中“1”和“0”反相，然后再加上“1”即可。加减运算时，最高有效位进位须舍去。,表6.5二进制补码的权值,表6.6二进制补码与十进制数的转换实例（N=8）,00011101+0010011001000011,=,+29+3867,11100011+00011101100000000,=,舍去,-29+290,11100011+11111111111100010,=,舍去,-29-1-30,图6.2二进制补码的加减运算,6.1.3无符号小数,特点：将一个数分为整数和小数部分，记为“N.M”。小数点左侧第一位二进制代码是整数部分的最低有效位，小数点右侧第一位二进制代码是分数部分的最高有效位。加减运算时，小数点位置对齐，位数不够时补“0”。,表6.7无符号小数的权值,表6.8无符号小数与十进制数的转换实例（N.M=4.3）,1100.011000+0010.1100111111.001011,=,12.375000+02.79687515.171875,图6.3无符号小数的加法,6.1.4带符号小数的二进制补码,特点：与无符号小数唯一不同之处是整数部分最高有效位对应的权值是-2N-1。将数进行正负变换时，只需将原数中“1”和“0”反相，然后再在最后一位（即小数部分的最低有效位）加“1”即可。,表6.9带符号小数二进制补码权值,表6.8带符号小数二进制补码与十进制数的转换实例（N.M=4.3）,1100.011000+0010.1100111111.001011,=,-3.625000+2.796875-0.828125,图6.3带符号小数二进制补码的加法,6.1.5格雷码,特点：任意两个相邻的码之间只有一个数不同。具有较强抗干扰能力。缺点：不便于直接执行算术运算。,表6.11格雷码与二、十进制数的关系,6.1.6带符号整数,表6.12带符号整数与十进制数的转换,带符号整数由“符号位”和“数值位”两部分组成。最高有效位是符号位。,6.1.7偏移二进制补码,表6.133位偏移二进制补码与十进制数和二进制补码之间的对应关系,常用于A/D和D/A变换器上，它将采样点的取值范围从小到大顺序编码。,6.1.8浮点数和块浮点数,浮点数：具有很大动态范围，可非常精确表示一个数值。需大量硬件资源。,块浮点数：广泛应用于信号处理领域。它消耗的硬件资源要比浮点数少得多。,注：二者有较大区别，不要混淆。,6.2有限字长的影响,主要带来的误差：输入量化误差；系数量化误差；运算量化误差。,图6.5乘法器所占用的资源,图6.5给出了利用FLEXl0K器件实现44、88、1212和16l6位乘法器所分别占用的LE和EAB酌数目，由图可见，字长的增加会导致片内资源占用率呈几何级数增大。,6.3时钟问题,在FPGA设计时通常采用以下四种时钟：1）全局时钟；2）门控时钟；3）多级逻辑时钟；4）波动式时钟。多时钟系统是这四种时钟类型的任意组合。,6.3.1全局时钟,图6.6全局时钟实例,图6.7“与门”门控时钟,6.3.2门控时钟,图6.8“或门”门控时钟,图6.9将“与门”门控时钟转化成全局时钟,如果设计满足下述两个条件，则可以保证时钟信号不出现危险的毛刺，门控时钟就可以像全局时钟一样可靠工作：,1）驱动时钟的逻辑必须只包含一个“与门”或一个“或门”，如果采用任何附加逻辑，就会在某些工作状态下出现由于逻辑竞争而产生的毛刺。2）逻辑门的一个输入作为实际的时钟，而该逻辑门的所有其它输入必须当成地址或控制线，它们遵守相对于时钟的建立和保持时间的约束。,给出一个不可靠的门控时钟的例子：,图6.10不可靠的门控时钟,图6.11给出一种可靠的全局时钟控制电路，它是图6.10的改进，即用RCO来控制D触发器的使能输入。,图6.11不可靠的门控时钟转换为全局时钟,6.3.3多级逻辑时钟,当产生门控时钟的组合逻辑超过一级时，设计项目的可靠性将变得很差，可能出现静态险象。,图6.12有静态险象的多级时钟,图6.13给出了图6.12电路的一种单级时钟的替代方案。,图6.13无静态险象的单级时钟,6.3.4行波时钟,图6.14行波时钟,图6.15行波时钟转换成全局时钟,6.3.5多时钟系统,许多系统要求在同一设计内采用多时钟，最常见的例子是两个异步微处理器之间的接口，或微处理器和异步通信通道的接口。由于两个时钟信号之间进行数据交换时要求采用特定的处理方法，把需要交换的数据进行同步化处理。,图6.16多时钟系统,图6.17具有同步寄存器输出的多时钟系统,在许多应用中只将异步信号同步化还是不够的，当系统中有两个或两个以上非同源时钟的时候，数据的建立和保持时间很难得到保证，最好的方法是将所有非同源时钟同步化。,图6.18不同源时钟,图6.19同步化任意非同源时钟,6.4建立和保持时间,“建立时间”定义为在时钟跳变前数据必须保持稳定(无跳变)的时间。“保持时间”定义为在时钟跳变后数据必须保持稳定的时间。,图6.20建立时间和保持时间,6.5冒险现象,图6.21存在逻辑冒险的电路示例,图6.22图6.21所示电路的仿真波形,如何消除毛刺信号：“采样”方法1）在输出信号的保持时间内，用一定宽度的高电平脉冲与输出信号做逻辑“与”运算，由此获取输出信号的电平值。2）利用D触发器的D输入端对毛刺信号不敏感的特点，在输出信号的保持时间内，用触发器读取组合逻辑的输出信号。采用低通滤波的方法,“采样”方法：,图6.23-24消除毛刺信号的方法之一,图6.25-26消除毛刺信号的方法之二,采用低通滤波的方法,图6.27利用RC滤波器滤除毛刺,6.6清零和置位信号,6.7信号的延时,在某些情况下，需要对信号进行一定的延时处理，以完成特定的功能。利用D触发器可以在时钟的控制下对信号进行延时，这种方法的最小延时时间可以是时钟周期的一半。,图6.28利用D触发器进行信号延时,图6.29信号延时的波形仿真,许多FPGA设计软件，例如MAX+PLUS2，都具有逻辑优化的功能，可以去除设计中的逻辑冗余。,图6.30MAX+PLUS2软件的逻辑优化示例,如果不希望MAX+PLUS2软件删除冗余的“非门”，或者说希望得到这2个冗余的“非门”所引入的延时，可以采取以下办法：(1)选中这三个“非门”；(2)打开“Assign”菜单，选中“LogicOptions”选项；(3)在“style”选项中选择“WYSIWYG”，“WYSIWYG”的含义就是“所见即所得(WhatYouSeeIsWhatYouGet)”;(4)选中“IndividualOptions”按钮；(5)选择“ImplementasOutputofLogicCell”和“InsetAdditionalLogicCell”；(6)确认以上操作。,图6.32-33修改后的电路及仿真波形,6.8器件结构与实际系统的匹配,6.9电路结构与器件速度和成本之间的关系,6.10器件加密,6.11设计文档,一个比较完善的设计文档应包括：