VLSI测试技术专题报告

黑龙江大学电子工程学院VLSI测试技术报告课程名称： VLSI测试技术 专 业：集成电路与集成系统班 级： 二班 学 号： 20103664 学生姓名： 周宁 2013年12月30日项目与分值格式10选题10语言描述20基本原理20设计方案20参考文献10体会&建议 10合计100分得分教师评语 教师签名： 2013年1月2日多级时序电路划分测试向量的低功耗测试技术引言 随着工艺技术的发展, 系统芯片( System on a Chip, 简称SoC) 集成的晶体管数量越来越多, 集成度也越来越高, 这对集成电路的设计和测试提出多方面的挑战。由于芯片集成度和复杂度的迅速提高, 作为整个电子设计中重要组成部分的测试将成为其中最昂贵、问题最多的环节。传统的测试大都着眼于提高芯片的可测试性, 进行高质量测试生成和可测试性设计, 测试所关心的问题也大都集中于故障覆盖率、测试时间、面积开销及测试效果等方面。但是纳米级工艺的发展, 使测试时的高功耗成为一个无法回避的问题。 然而，许多传统的解决方案有一些缺点，如较差设计流程的整合，不可预测的覆盖率和繁琐的诊断。所有这些都阻碍了设计师试图来实现BIST。随着超大规模集成电路（VLSI）复杂性的增加，人们不断要求一种有效的方法来找到一个自动测试模式生成（ATPG）。这些测试模式必须具备较高的故障覆盖率，找出故障芯片。随着VLSI电路的复杂性增加，完全测试VLSI电路已经变得更加重要。在如今庞大而复杂的超大规模集成电路系统芯片（SoC）的环境中，需要大量的测试数据。 SoC测试时，数据被传输到电路的自动测试设备（ATE）进行测试。由于为ATE的沟道宽度和内存的大小是有限的，传统的ATE必须调整，或必须开发更昂贵的ATE为了测试的SoC具有巨大的测试数据。此外，如果原始测试数据减少到ATE的存储器的大小，消除有用的测试图案，则测试的精度将被削弱。目前测试跻身最昂贵的和有问题的电路设计周期方面，揭示了不断的创新和测试相关的解决方案的需求。因此，研究人员已经开发了几种技术，提高设计的可测试性，通过修改和改进的测试生成和应用进程。传统上，测试工程师将评估这些技术根据不同的参数，例如面积开销，故障覆盖率，测试时间，测试开发工作，等等。由于最近开发的高性能和低功耗器件在纳米水平，这是全新的系统电源管理的一个关键参数，在测试过程中，测试功率可能是在正常模式期间的功率消耗的两倍。在测试过程中的功耗过大，可能会导致几个问题。此功耗导致增加在峰值电流和电迁移，这将影响系统的可靠性。此外，在测试过程中的功率消耗更重要的是，由于过度的散热可以直接损坏电路测试。此外，它可以产生问题，如增加了产品的成本，性能验证困难，降低便携式系统自治，并降低的总收率。在本文中，我们提出了一个多层电路分割算法的低功耗测试，我们所提出的方法是根据曲线图上的分区算法。 在本文中，我们提出一个多层次图形分区算法对电路的划分，这将一个低功耗VLSI电路测试中的测试向量的数量降至最低。通过减少测试向量的数目,我们可以减少在测试过程中的能量消耗。我们的实验结果表明，ISCAS基准点电路功率可以降低至55%。本文的基本原理描述了相关的符号和定义的图形分割算法。本文中主要技术的第一部分介绍了低功耗测试的细节和BIST技术，其中第2部分列出了ISCAS基准电路的实验结果。最后给出结论。关键词：走势分区，分区电路，内建自测试，自动测试模式生成，低功耗测试。基本原理 1、 电路分区（一）图形分割算法 图形划分是在超大规模集成电路（VLSI）设计和测试中的重要的问题之一。我们的目标是划分成块的电路，使得每个组件落入规定的尺寸，那么这些组件之间的连接的复杂性将减少。许多VLSI的设计问题目的是由导线和电源占据的芯片面积减至最小，可以被模型化，并嵌入到一个曲线图的网格中。建立良好的分割算法的无向图是至关重要的。在一般情况下，图的划分问题完全是NP问题。然而，许多算法已经被开发为合理的分区。亨德里克森和Leland（1993）以及Karypis和Kumar（1995）引入了一类新的多层次图形分割技术。几位作者介绍了矩阵分割，特别是稀疏矩阵分割Riyavong和Karypis和Kumar（1995）。这些多层次的计划将提供一个极好的图形分割，但计算复杂度适中。虽然，这些多层次的算法与光谱方法相比是相当快的，相对来看多层次的算法是必要的。Savage和Wloka（1991）在研究一个的图嵌入启发平行手机启发式的图形分割算法的基础上， Kernighan和林（1970年）已经开发出一种启发式算法，（吉隆坡算法）在多项式时间内统一划分为两种方式。聪，吴（2002）提出了一个全球性的基于聚类的多层次分割算法的性能优化。 Muthukumar和Selvaraj（2003）做了比较启发式算法的电路实现可变分区。Cherng和chen（2003）以及Pedram（2001）显示出一个新的多层次bipartitioning算法的基础上分离的过程，它集成了集群技术和迭代改进,该类算法是用来降低复杂性和提高性能。 一个k分区的问题是划分成k个大致相等的部分，每一部分有m个顶点，例如，连接在不同部位的顶点的边的数目是被最小化的曲线图的顶点。也就是说，对于一个给定的加权图G =（V，E），让CIJ的边eij在E和k是G的数量的分区的k-G的分区是找到一组不相交的子集V1，V2，.，VK等，VI = V，VIVJ =，ij时和C =是最低cij。这里，C被称为分区削减成本。即使是最简单的分区算法包含了所有问题的显著特点。通过迭代（divide conquer）2路划分为KL算法程序，可以得到K分区。但是，在这种情况下，我们不能得到最佳的切割尺寸。KL算法的时间复杂度为O（N2 LOGN）。我们可以生成一个k-分区，每个具有m个元素。一个随机的分区k组的m个点的开始，对KL算法被施加在每个分区对双向分区程序。有（K 2）对所有对通过的时间复杂度为O（n2）的过程是O（k2n2）。因此，此过程的一般化导致非多项式时间。 Fiduccia Mattheyses（FM）（1982）提出了一个KL仿生算法使迭代可以完成O（| E |）的时间。（二）多层次分区 多级的分区算法工作在多个级别的间隔尺寸，在图表上。我们可以增加通过结合成复合顶点的相邻顶点在下一较粗的尺寸级别。这个映射到另一个图的图表用更少的顶点。被保存的原始图的连通通过确保由边缘连接两个顶点在等级k，当且仅当存在一个或多个边缘，这将在下一更精细的水平的顶点之间的结合形成的顶点coarsed的水平。粗化曲线图的方法，通过组合相邻顶点的曲线图的反复进行，直到获得足够的较少的顶点。最初分区的coarsed图是插在下一个更精细的级别。插补后，分区可以改善使用局部加密算法和插值被重复，直到图形重建为原来的水平。在多层次的范例中，连续序列的较粗曲线图（参见图1）的构造和二等分的最小曲线图（Karypis和Kumar，1998; Karypis等人，1997）。通过连续投影和平分到一个新的水平，我们可以得到原始图。计算一个最佳二等分曲线图的问题是完成NP。然而，因为这一问题的重要性应用在许多领域中，许多启发式算法已经被开发出来。在一个类中的迭代细化分区算法，计算初始双向节（通常随机得到），然后该分区是通过反复移动的两个部分之间的顶点，以减少超边切割精制。这些算法通常使用KL（Kernighan和林，1970）。 FM细化启发式也用于提高质量的分区。在所有这些方法中，一个顶点被移动，如果是产生最大的减少在边缘切口，这也被称为移动顶点的增益。通过这些方法生产的分区往往较差，特别是对于较大的超图表。另外一类的超图分割算法分两个阶段进行分区。在第一阶段中，超图粗大化，形成一个小的超图，然后调频算法用于平分小超图。在第二阶段中，分区的图形重建原来的与相同的分区数的曲线图。由于FM只在小粗超图进行细化，这一步通常是快的，但这样的计划的整体性能取决于质量的粗化方法。在许多方案中，进一步提高投影分区使用FM细化方案。最近，一类新的分割算法开发了基于多级典范。图1：多层次的划分阶段主要技术1、 低功耗测试（一）基本思路在今天的超大规模集成电路产业，低功耗已经成为主要的主题。低功耗的需要已引起的主要模式的转变，其中的功率耗散性能和面积是很重要的。在数字CMOS电路的功耗有四个来源，即泄漏电流，待机电流，短路电流和电容电流。短路和电容变化引起的电流引起CMOS电路中的一个动态功耗。平均输出功率是总能量在一段时间内的分配。峰值功率是在任何给定的时刻最高的功率值。它决定了热性能和电气的限制和系统的包装要求。如果峰值功率跨越阈值（固定由设计者），则存在电路损坏的可能性。能源会影响电池的寿命。电源内部能量是该单元的功率消耗，当一个输入变化，但输出不改变，那么电源会短路。每个开关在一个节点i是C（）所消耗的能量V2 D，其中，C（i）是在节点i和VD电源电压之间的输出电容。 C（）是正比于节点i处的扇出。如果一个信号在节点i转换m（），在测试过程中，那么所消耗的能量在测试过程中在节点im（）扇出C（i）V2D。对于一个给定的分区的测试期间所消耗的能量由CUTPm（）扇出C(i)V2D，其中求和超过在分区P的所有节点。因此，在测试过程中由CUT消耗的总能量为：E =（Pm（）扇出C（）V2D），所有可能的分区求和。 如果lp是从一个分区p和100的故障覆盖率的测试向量的长度，平均功率是平均的每时钟周期的能量。也就是说，功率= E /（lp。T），其中T是时钟周期。峰值功率是消耗对应的测试期间消耗的瞬时功率的最大值。因此，峰值功率之间是在一个时钟周期T过程中比率最高的能量消耗。（二）低功耗BIST技术 BIST架构包括两个基本功能，以及两项必要的附加功能，以方便执行在系统中的自测试功能（Stround，2002）。这两个基本功能，包括测试模式发生器（TPG）和输出响应分析仪（ORA）。虽然TPG模式产生一系列测试CUT，CUT的输出响应的ORA压缩某些类型的通行证/故障指示。其他所需要的功能的系统级使用的BIST包括一个测试控制器（或BIST控制器）和一个输入隔离电路。如图2所示，为一个简单的BIST架构。 图2: BIST简单的结构 在实际应用中已很少使用这种类型的BIST架构，因为它需要常规的试验载体发展和相当大的电路面积为TPG，ORA-ROM和计数器。这是特别真实的，当一组测试向量和预期的输出响应是较大数位和的向量数。但一个小的设计变更可能导致整个测试向量的再生。预期的输出响应将在最好的情况下重新编程的ROM，并且在最坏的情况下，调整的ROM和计数器。其结果是，以CUT导致轻微的设计变化在BIST实现一个重大变化。此外，比较器将不会完全测试BIST序列，这将需要进一步的测试，以确保该比较器是无故障的。各种技术都是可利用的（Pedram Stround，2002年，2001年，吉拉德，2002年）在低功耗期间BITS。如一些测试技术的转换，LFSR图灵，矢量滤波技术，低功耗RAM测试和电路分区（聪等人，1999; Ecuyer，1997年Guiller等，2002）。在本文中，我们将重点放在算法的BIST电路划分。在分区的电路中，对原电路被划分成k个结构的子电路，使得可以连续的k个不同的BIST测试。基于这一策略，我们可以分割成k子电路的电路，最大限度地减少平均和峰值功率。此外，这项策略BIST期间消耗的总能量也减少，因为所需的子电路的测试长度不超过原来的电路。所提出的策略适用于无论是扫描或并行BIST与传统的测试模式发生器结构稍作修改。区开销非常低，这是几乎没有对电路性能的减分。一个在结构化子电路中给定的电路分区，可以测试不同的内建自测试（BIST）。由于分区电路的切割尺寸是最小的，每个子电路之间的相互联系也很小。因此，它减少了超过头部的面积。通过引入多路复用器，我们可以得到的每个电路的输入和输出之间的连通性。这些多路复用奠定了电路之间更好的连接。此外，这些多路复用器将的其他子电路保持，闲置而产生的测试向量中的一个子电路。也就是说，这些多路复用器将与其他子电路的测试向量生成无效。平均峰值功率的电路，可以计算出每个子电路的平均功率和峰值功率。因此，平均峰值功率的分区电路和未分区的电路平均和峰值功率相比是最低的。这些子电路的测试向量的长度的总和小于的电路的测试向量的长度，因此，我们可以在测试过程中达到100的故障覆盖率。（3） 实验结果 在本文中，我们使用的是基于BIST架构的扫描。在这里，扫描处的扫描元件BIST架构减少了在CUT的功率。我们已经尝试了ISCAS85基准电路的各种方法，我们用C语言实现配备1GB内存、400 MHz的英特尔奔腾IV。我们读ISCAS85基准电路，并分析其故障的站点和交换活动。转换基准电路为图用墨提斯（Karypis和Kumar，1998）的文件和分区，每个分区分别分析。对于每个分区，我们计算出的测试向量，最后我们计算了在给定的输入形式不同的分区。 我们可以计算出使用随机模式生成的交换活动。在这种情况下，我们不能保证100的故障覆盖率。依赖于初始条件用于生成随机模式的故障覆盖率。基于遗传算法的故障覆盖率可提高。一个替代的解决方案，可能是详尽的测试，在这里，我们测试的基准电路使用K法分区。对于一个k路分区，如果n是顶点的数目，m是分区算法所产生的最大的分区的大小，那么分区的平衡被定义为km/n。梅蒂斯（Karypis和Kumar，1998）产生在每个二等分一级分区达到完全平衡，一些小的负载不平衡可能会导致K水平的递归二分法，然而，负载不平衡是小于1的。总结 在本文中，我们已经表明，如果利用多级电路划分算法，测试电源可以减少。实验结果表明，该方法在交换活动期间达到了BIST的最小数量，从而降低了功率。这是很容易理解，即使我们通过顺序基准电路测试这项技术，我们也将得到一个比任何其他技术更好的解决方案。 ISCAS85基准电路与我们的研究结果显示，平均功耗可以减少到55，降低了85的功率，可实现故障覆盖率100。最后，据我们了解，多级电路划分算法适合于低功耗VLSI电路测试。任何改只能通过改善初始分区和粗化的阶段。个人体会通过一学期的学习，让我知道了更过关于VLSI测试技术的知识，这将成为我一生的财富。一直以来我都是一个不太爱学习的学生，我一直认为着我所学的专业对我的未来似乎没有什么帮助，直到上学期（课程设计）、本学期（VLSI）遇见了您，您端正了我很多思想上的错误，也是我自己觉得进步务实了很多，谢谢您，老师。至于课程上的一些建议，我不觉得有什么需要完善的，因为课程的设置已经很好啦。非要建议的话，就是让所有同学都可以通过这们课程。参考文献1Deng J, Haas Z J. Dual Busy Tone Multiple Access(DBT-MA):a new mediumaccess control for packet radio net-worksC/Universal Personal Communications, ICUPC 98, IEEE 1998 International Conference on.Florence,1998: 973-977.2Haas Z J, Deng J.Dual Busy Tone Multiple Access(DBT-MA):performance evaluationC/1999 IEEE 49th Vehic-ular Technology Conference. Houston, TX, 1999:314-319.3Talucci F,Gerla M. MACA-BI (MACA By Invitation):awireless MAC Pro- tocol for high speed ad hocC/Networ-king Universal PersonalCommunications Record, 1997IEEE 6th International Conference.