《通用VLSI》PPT课件.ppt

第四章通用VLSI电路的设计与分析,4-1只读存贮器（ROM）,半导体存储器从存储时间性来看可分为两种基本类型:去除电源后存储器信息就会消失，如DRAM、SRAM等去除电源后仍能保持信息的固态存储器被称为“不挥发性”存储器，如MaskROM、OTP(PROM)、EPROM、EEPROM、Flash等,4-1只读存贮器（ROM）,ROM存贮信息的器件在其寿命范围内存贮信息不会改变ROM的几种发展形式掩膜ROM（MaskROM）可编程ROM（PROM）可擦除可编程ROM（EPROM）电可擦除电可编程ROM（EEPROM）闪存ROM,4-1-1掩膜ROM,阵列结构与功能NOR阵列ROM编码方式由引线孔或Al线图形编码由不同的阈值电压编码NOR式地址译码器NAND式地址译码器NAND阵列ROM,4-1-1掩膜ROM,ROM阵列版图NOR-ROM中存贮晶体管2位4字版图示意存贮单元存取时间工艺参数和器件参数多晶硅电阻40/金属线电阻0.2/互导系数k20A/V阈值电压VTE=+1.0VVTD=-3.0V电容COX=345Cj0=70,4-1-1掩膜ROM,存贮单元存取时间字线上的电容和电阻多晶硅栅氧化层电容多晶硅电阻,4-1-1掩膜ROM,存贮单元存取时间位线上的电容零偏压时漏区的结电容栅漏氧化层覆盖电容,4-1-1掩膜ROM,存贮单元存取时间字（行）延迟时间位（列）延迟时间,4-1-1掩膜ROM,存贮单元存取时间字数和位数的组合方式32kbit的NOR-ROM（128字256位）行延迟时间,4-1-1掩膜ROM,存贮单元存取时间字数和位数的组合方式32kbit的NOR-ROM（128字256位）列延迟时间,4-1-1掩膜ROM,存贮单元存取时间字数和位数的组合方式32kbit的NOR-ROM（128字256位）列延迟时间,4-1-1掩膜ROM,存贮单元存取时间字数和位数的组合方式32kbit的NOR-ROM（128字256位）列延迟时间存取时间,4-1-1掩膜ROM,存贮单元存取时间字数和位数的组合方式32kbit的NOR-ROM（256字128位）行延迟时间列延迟时间存取时间,4-1-2可编程ROM（PROM）,阵列结构与功能早期采用双极型晶体管为主熔断丝结构Ni-Cr电阻编程时VCC=10-30V读出时VCC=5V位线检测单元电路,4-1-3EPROM,EPROM的存贮单元浮栅MOS管结构双多晶硅栅：悬浮栅、控制栅漏源间加足够高电压，PN结击穿产生热电子高能量热电子穿过SiO2层到达浮栅电子积累产生屏蔽，使阈值电压升高擦除时用紫外光辐照20min，消除电子积累,4-1-3EPROM,EPROM的特点优势采用单管单元，面积小，集成度高劣势编程时需要高电压电源擦除时需要紫外光，使用不便主要用作信息的读取,4-1-4EEPROM,EEPROM的存贮单元Fowler-Nordheim隧道效应FLOTOX管结构双多晶硅栅：浮栅、控制栅漏区处的隧道氧化层控制栅加高电压，漏端接地，浮栅充电控制栅接地，漏端加高电压，浮栅泄放电荷隧道氧化层可靠性改写次数信息存贮的寿命10年,4-1-4EEPROM,存贮单元阵列的读、写存贮管（浮栅管）+控制管存贮电荷（“擦除”操作）行选端VPP（+21V）擦/写端VPP（+21V）位线BL端0电子存贮到浮栅管的浮栅上浮栅管阈值电压升高，处于“1”状态,4-1-4EEPROM,存贮单元阵列的读、写存贮管（浮栅管）+控制管泄放电荷（“写入”操作）行选端VPP（+21V）擦/写端0位线BL端VPP（+21V）积聚在浮栅上的电子由隧道效应而泄放浮栅管阈值电压正常，处于“0”状态,4-1-4EEPROM,存贮单元阵列的读、写存贮管（浮栅管）+控制管读取单元信息（“读出”操作）行选端VDD（+5V）擦/写端VDD（+5V）位线BL端VDD（+5V）位线电位由存贮管浮栅上有无电子，即存贮管是否开启决定存贮管处于“1”状态，则位线输出信号为“1”存贮管处于“0”状态，则位线输出信号为“0”,4-1-5ROM的种类与特点,4-2静态随机存取存贮器（SRAM）,4-2-1六管SRAM单元,双稳态触发器结构负载形式多晶硅电阻耗尽型NMOS管（E/DMOS）增强型PMOS管（CMOS）,4-2-1六管SRAM单元,E/DMOS六管单元字选/列选信号X=“1”，选中某字Y=“1”，选中某列读/写操作读出，X=“1”，Y=“1”写入“1”，B=“1”，B=“0”写入“0”，B=“0”，B=“1”六管单元版图,4-2-2CMOS-SRAM,CMOS-SRAM结构与操作CMOS六管单元存贮阵列行/列地址译码片选与读/写控制电路芯片面积与速度的权衡预充电结构灵敏读出放大器,4-3动态随机存取存贮器（DRAM）,4-3-1三管DRAM,动态存贮器结构存贮电容C+MOS管读/写操作，X=“1”，Y=“1”，P=“0”读出，R=“1”，T6、T3、T2组成的电路写入“1”/”0”，W=“1”，T4、T1组成的电路刷新操作，X=“1”，Y=“0”，P=“1”R=“1”，T2、T3、T6、T9组成的电路W=“1”，T10、T11、T4、T1组成的电路三管DRAM版图,4-3-2单管DRAM,存贮单元工作原理一个MOS管+一个电容写入信息字线WL加以高电平位线BL加以要存贮的数据数据通过MOS管保存在电容上读出信息字线WL加以高电平电容上的电荷决定了位线BL的输出电平,4-3-2单管DRAM,存贮电容结构SiO2介质电容Cox+pn结电容Cpn存贮单元剖面结构多种电容结构普通形式堆叠电容槽立体电容存贮单元的版图,4-3-2单管DRAM,单元读出时的电荷分配问题,4-3-2单管DRAM,存贮单元的读出和放大DRAM的读放过程灵敏的读出放大器设计读出放大器的基本结构虚拟单元（哑单元）的作用读放过程的时序波形图,4-4门阵列（GateArray）和可编程逻辑器件（PLD）,4-4-1门阵列,门阵列简介大量基本单元已做好，整齐排列成阵列有固定的单元结构，I/O管脚只有引线孔和金属布线是浮动的单元结构有场隔离和栅隔离两种隔离办法,4-4-1门阵列,门阵列的结构六管单元结构六管单元线路六管单元版图结构四管单元结构门阵列组成的与非门门阵列组成的或非门,4-4-1门阵列,门阵列的隔离场隔离增加面积栅隔离增加泄漏电流门阵列的自动布线宏单元,4-4-2可编程逻辑器件（PLD）,PLD原理PLD基本结构框图,PLD原理PLD缓冲器PLD阵列交叉点连接方式硬线连接交叉处标记为“”被编程单元交叉处标记为“”被擦除单元交叉处无标记,4-4-2可编程逻辑器件（PLD）,PLD原理PLD与门,4-4-2可编程逻辑器件（PLD）,PLD原理PLD或门,4-4-2可编程逻辑器件（PLD）,低密度PLD的主要类型,4-4-2可编程逻辑器件（PLD）,PROM结构,4-4-2可编程逻辑器件（PLD）,FPLA结构,4-4-2可编程逻辑器件（PLD）,PAL和GAL基本阵列,4-4-2可编程逻辑器件（PLD）,4-4-2可编程逻辑器件（PLD）,现场可编程逻辑阵列（FPLA）用FPLA实现一个四位二进制数码（B3B2B1B0）到GRAY码（G3G2G1G0）的转换电路,4-4-2可编程逻辑器件（PLD）,4-4-2可编程逻辑器件（PLD）,现场可编程逻辑阵列（FPLA）FPLA具体线路举例,现场可编程门阵列（FPGA）高密度可编程逻辑器件阵列由三部分组成可配置逻辑模块CLB输入/输出模块IOB互连资源ICR,4-4-2可编程逻辑器件（PLD）,图8-4-1XC4000系列FPGA基本结构,CLB,CLB,CLB,CLB,CLB,CLB,CLB,CLB,CLB,CLB,CLB,CLB,CLB,CLB,CLB,CLB,IOB提供内部逻辑阵列与外部引出线之间的编程接口；ICR经编程实现CLB与CLB以及CLB与IOB之间的互连。,4-4-2可编程逻辑器