交通灯实验报告

0 数电 EDA 实验报告 交交 通通 灯灯 设设 计计 姓姓 名名 班班 级级 1 3 0 2 0 3 1 学学 号号 1 一 实验要求一 实验要求 分两个方向 1 2 每个方向各有红 R 绿 G 黄 Y 三个交通灯 有自动 手动两种控制方式 在自动方式下 控制器的状态转移表为 状态状态 亮灯亮灯停留时间停留时间 S0R1 G2 2 秒 S1R1 Y2 1 秒 S2G1 R2 2 秒 S3Y1 R2 1 秒 在手动方式下 按下按钮 K0 K3 时直接进入对应序号的状态 随后即转入自动 方式 2 2 设计提示 设计提示 交通灯 按钮分别利用实验板上的发光二极管 按钮 可参考流水灯 SC 的设计 二 实验器材二 实验器材 PC 机一台 FPGA 教学实验板一块 三 实验原理与内容三 实验原理与内容 1 原理 1 本题中交通灯的状态可用有限状态机模型描述 根据输出与输入之间的 关系 有限状态机可以分为两种类型 Moore 和 Mealy 型 这两种状态机的区 别在于 Mealy 型状态机的输出由状态机的输入和状态机的状态共同决定 Moore 型状态机的输出仅与状态机的状态有关 而与状态机的输入无关 本题 中的输出由六个发光二级光显示 其状态仅与当前状态机的状态有关 故该题 为 Moore 模型的状态机 下图为状态机的状态表 2 状态表 下一状态当前 状态K0 0K1 0K2 0K3 0时间 未到 时间 到 输出 S0S0S1S2S3S0S1011101 S1S0S1S2S3S1S2011110 S2S0S1S2S3S2S3101011 S3S0S1S2S3S3S0110011 状态转移图 K3 0 时间未到 K3 0 时间未到 K0 0 K1 0 时间到 K0 0K3 0 K0 0 时间到K2 0 时间到 K3 0K1 0 K3 0 时间未到k1 0k2 0 时间未到 K2 0 K3 0 时间到 K2 0 2 程序设计 组件一 实体 jiaotongdeng 的程序 library ieee use ieee std logic 1164 all use ieee std logic unsigned all entity jiaotongdeng is port clk in std logic k0 in std logic k1 in std logic k2 in std logic k3 in std logic S0 011101S1 011110 S2 101011S3 110011 3 r1 g1 y1 r2 g2 y2 out std logic end jiaotongdeng architecture behavior of jiaotongdeng is type state type is s0 s1 s2 s3 signal current state next state state type signal counter std logic vector 6 downto 0 begin synch process begin wait until clk event and clk 1 counter counter if counter 5 then counter counter 1 else counter 0 end if end process process begin wait until clk event and clk 1 current state if k0 0 then next state s0 else if k1 0 then next state s1 else if k2 0 then next state s2 else if k3 0 then next state s3 else if counter 1 then next state s0 else 4 next state if k0 0 then next state s0 Else if k1 0 then next state s1 else if k2 0 then next state s2 else if k3 0 then next state s3 else if counter 2 then next state s1 else next state if k0 0 then next state s0 else if k1 0 then next state s1 else if k2 0 then next state s2 else if k3 0 then next state s3 else if counter 4 then next state s2 else 5 next state if k0 0 then next state s0 else if k1 0 then next state s1 else if k2 0 then next state s2 else if k3 0 then next state s3 Else if counter 5 then next state s3 Else next state r1 0 g1 1 y1 1 r2 1 g2 0 y2 r1 0 6 g1 1 y1 1 r2 1 g2 1 y2 r1 1 g1 0 y1 1 r2 0 g2 1 y2 r1 1 g1 1 y1 0 r2 0 g2 1 y2 1 end case end process end behavior 组件二 分频器实体 devide 的程序 library ieee use ieee std logic 1164 all use ieee std logic unsigned all entity devide is port clk in std logic clk out out std logic end devide architecture arc devide of devide is signal count std logic vector 26 downto 0 begin process begin wait until clk event and clk 1 if count 49999999 then count count 1 clk out 0 else 7 count 0 clk out 1 end if end process end architecture arc devide 3 实验连接图 如上图所示 该交通灯控制系统由两个实体组成 实体 clk 为 50M 的时钟 分频器 clk 是输入口 接的是 FPGA 产生的时钟信号 clk out 是输出口 输 出分频后的时钟脉冲 主实体 jiaotongdeng 则实现状态机的状态转换逻辑控制 其 k0 k3 口是输入口 为手动方式的控制按钮 r1 r2 g1 g2 y1 y2 为六个输 出 控制六个发光二极管的亮灭 六个发光二级管的亮灭代表六个状态机的状 态 从而实现交通灯控制的功能 4 时序波形分析 k0 k1 k2 k3 1 8 上图为 4 个状态进行转换的时序波形 可见 r1 g1 y1 r2 g2 y2 的状态转换符合 011101 011110 101011 110011 011101 的顺序循环 k0 0 上图为 k0 0 时的输出状态 s0 输出恒为 011101 即亮灯为 R1 G2 保持时间 2S k1 0 9 图为 k1 0 时的输出状态 s1 输出恒为 011110 即亮灯为 R1 y2 保持时间 1S k2 0 上图为 k2 0 时的输出状态 s2 输出恒为 101011 即亮灯为 G1 R2 保持时间 2S k3 0 10 上图为 k3 0 时的输出状态 s3 输出恒为 110011 即亮灯为 R1 G2 保持时间 1S 4 4 心得体会心得体会 通过这次实验了解和学习到了 EDA 在实际设计中的应用 通过对这门课程 相关理论的学习 我掌握了 EDA 的一些基本的的知识 用自己学到的东西尽可 能的去完成老师布置的实验 通过实验使我更加深刻的认识和理解了 EDA 不 过在做实验的时候带来的不仅仅只是收获 也会有很多的困难 例如 当在画 实验原理图的时候需要一个元件 但是怎么找都找不到这个元件 还有就是当 你用 VHDL 语言时 在仿真的时候会出现许多错误 但你却不知道到