毕业论文-基于CPLD的数字频率计设计.doc

毕业设计（论文）说明书毕业设计（论文）说明书 题目：基于题目：基于 CPLDCPLD 的数字频率计设计的数字频率计设计 系 名 信息工程系 专 业 自动化 学 号 6012202402 学生姓名 XXX 指导教师 XXX 2016 年年 6 月月 6 日日 毕业设计（论文）任务书毕业设计（论文）任务书 题目：基于 CPLD 的数字频率计设计 系 名 信息工程系 专 业 自动化 学 号 6012202402 学生姓名 XXX 指导教师 XXX 职 称 讲 师 2015 年年 1212 月月 1010 日日 一、原始依据（包括设计或论文的工作基础、研究条件、应用环境、工作目的 等。） 1、工作基础：在掌握一定的控制器处理器的基础下，设计前级放大和整形 电路，设计 CPLD 简单外围电路，设计分频电路； 2、研究条件：Windows 操作系统的 PC 机，Quartus-2 软件等相关外设电路； 3、开发工具：Quartus-2、电路图绘制软件 Altium Designer，cadence； 4、工作目的：熟练掌握 CPLD 的使用方法，编写门阵列，掌握 PCB 的制 作工艺流程； 二、参考文献 1潘松，黄继业EDA 技术与 VHDL清华大学出版社，2006.11 2宋万杰，罗平CPLD 技术及其应用西安电子科技大学出版社，2000.6 3童诗白清华大学模拟电路教材高等教育出版社出版，2005.6 4华成英模拟电子技术基础教程 清华大学出版社出版，2006.2 5 Electronic circuits and applications. Bernard Grob. Gregg Division, McGraw-Hill. 1982. 三、设计（研究）内容和要求（包括设计或研究内容、主要指标与技术参数， 并根据课题性质对学生提出具体要求。） 1、研究内容及实现目标： 用放大器和 CPLD 制作数字频率计号实现功能如下： 数字频率计最高可采集 30 兆的正弦信号，通过数码管进行显示当前频率。 设计要求： （1）设计前级放大电路，和整形电路 （2）电路设计，绘制出电路原理图，并进行 PCB 的设计。 （3）软件实现：要求毕业论文中写出软件流程图，用 Verilog 语言编写程 序。 （4）功能演示，要求进行实物演示实现的功能。 2、主要指标及技术参数： 1.设计出最小系统的相关电路包括放大、整形模块、复位模块、相关接口。 2.电源上应满足 OPA657 和 CPLD 的工作电压。 3.设计控制系统的总体控制方案，分析数学模型。 4.可以用数字频率计捕捉到正弦和方波信号，可以测量频率。 指导教师（签字） 年 月 日 审题小组组长（签字） 年 月 日 天津大学仁爱学院本科生毕业设计（论文）开题报告 课题名称基于 CPLD 的数字频率计的设计 系 名 称信息工程系专业名称自动化 学生姓名XXX指导教师XXX 一、课题来源及意义 测量频率是电子测量技术中最常见的测量之一。不少物理量的测量, 如时间、 速度等都涉及到或本身可转化为频率的测量。由于频率计能够快速准确的捕捉到 被测信号频率的变化，频率计拥有非常广泛的应用范围。在传统的生产制造企业 中，用户可以通过使用频率计能够迅速的发现有故障的晶振产品，确保产品质量。 在计量实验室中，频率计被用来对各种电子测量设备的本地振荡器进行校准。在 无线通讯测试中，频率计既可以被用来对无线通讯基站的主时钟进行校准，还可 以被用来对无线电台的跳频信号和频率调制信号进行分析，在 CMOS 电路系列产 品中，数字频率计是用量最大，品种很多的产品，是计算机、通讯设备、音频视 频等科研生产领域不可或缺的测量仪器，并且与许多电参量的测量方案、测量结 果都有十分密切的关系。 本系统以 CPLD 为核心，采用自上向下的设计方法,设计了基于复杂可编程逻 辑器件的数字频率计。以 CPLD 作为系统的主控部件，完成电路的测试信号控制、 数据运算处理、数码管显示。用 Verilog 语言编程，由 CPLD 完成各种时序控制 及计数功能。不仅能够测量正弦波、方波等信号的频率进行测量。该系统具有结 构紧凑、可靠性高、测频范围宽和精度高等特点。 二、研究目标 1.熟悉 CPLD EPM1270 的数据手册和使用手册； 2.熟练掌握 Windows 操作系统的 PC 机，Quartus 软件； 3.熟悉 OPA657 的数据手册，并能设计出放大电路和整形电路； 三、研究内容 1、熟悉 CPLD EPM1270 的数据手册和使用手册。 2、掌握 Windows 操作系统的 PC 机，Quartus 软件。 3、了解数字频率计的基本原理。 4、熟悉 OPA657 的数据手册，并能设计出放大电路和整形电路。 5.熟练掌握焊接技术与电烙铁的正确使用方法。 四、研究方法与手段 根据题目要求，本系统主要由电源模块、放大电路、整形电路、液晶显示模 块、CPLD EPM127 模块，整形电路等构成。如图 1 所示。 图 1 系统模块框架图 工作基础：在掌握一定的控制器处理器的基础下，设计放大电路和整形电路， 并能够在此基础上进行扩展，熟练掌握 EPM1270 的数据手册和使用手册。 研究条件：Windows 操作系统的 PC 机，Quartus 软件，相关外设电路。 开发工具：程序调试软件 Quartus、电路图绘制软件 Altium Designer。 工作目的：熟悉 CPLD EPM1270 的使用说明和工作环境，了解一些外设电路， 并能设计出最小系统，通过相应简单的软件进行测试，熟练掌握 OPA657 的电路 设计。 5、进度安排 1、2015.12.102016. 03. 05 查找资料，学习 CPLD EPM1270 的数据手册 和使用手册，学习使用 Windows 操作系统的 PC 机，Quartus 软件。了解数字频率计的基 本原理及相关概念。完成开题报告。 2、2016. 03. 062016.03.29 掌握 Windows 操作系统的 PC 机，Quartus 软件使用方法。 3、2016.03.302016.04.20 熟悉 OPA657 的外围电路设计，设计出放大 电路和整形电路。 4、2016.04.212016.05.25 完成 CPLD 的程序编写，完成整形电路的设 计并对外围电路的一些组装，组装完成后对 其性能进行统计和总结。 5、2016.05.262016.06.6 撰写论文，准备答辩。 6、主要参考文献 1刘南平主编.现代电子设计与制作技术M. 电子工业出版社, 2003 2潘松,黄继业编著.EDA 技术实用教程M. 科学出版社, 2002 3林敏,方颖立编著.VHDL 数字系统设计与高层次综合M. 电子工业出版社, 2002 4蒋璇,臧春华编著.数字系统设计与 PLD 应用技术M. 电子工业出版社, 2001 5廖裕评,陆瑞强编著.CPLD 数字电路设计M. 清华大学出版社, 2001 6刘丽华等编著.专用集成电路设计方法M. 北京邮电大学出版社, 2000 7李广军,孟宪元编著.可编程 ASIC 设计及应用M. 电子科技大学出版社, 2000 8宋万杰等编著.CPLD 技术及其应用M. 西安电子科技大学出版社, 1999 9侯伯亨,顾新编著.VHDL 硬件描述语言与数字逻辑电路设计M. 西安电子科技大学出版社, 1997 10 Electronic circuits and applications. Bernard Grob. Gregg Division, McGraw-Hill. 1982. 11 Electrons. A.L.Kitaigorodsky. Mir Pub. 1981. 选题是否合适： 是 否 课题能否实现： 能 不能 指导教师（签字） 年 月 日 选题是否合适： 是 否 课题能否实现： 能 不能 审题小组组长（签字） 年 月 日 摘 要 频率检测是电子测量领域最基本也是最重要的检测之一，所以测频方法的 研究越来越受到重视，其中，对于高精度数字频率计的研究尤为广泛。本设计 利用CPLD为核心器件，采用了等精度测量、编程等技术措施，在较宽的频率范 围和幅度范围内对正弦信号和方波信号的频率、周期等参数进行测量，并由显 示电路显示测量结果。该系统电路简洁、软件编写简单、调试难度低。该频率 计利用等精度的设计方法，克服了基于传统测频原理的频率计的测量精度随被 测信号频率的下降而降低的缺点。 关键词：频率计；CPLD；小信号放大；整形 ABSTRACT Frequency detection is one of the most basic and most important in the field of electronic measurement, so the research of frequency measurement is more and more attention. This design using CPLD as the core device, using such as precision measurement, programming and other technical measures, within a wide frequency range and range of sine signal and square wave signal frequency, cycle and other parameters were measured, and the display circuit to display the measurement results. The system circuit is simple, the software is simple, it is difficult to debug. The design method of the frequency meter is used to overcome the disadvantage that the measuring precision of the frequency meter based on the traditional frequency measurement principle is decreased with the decrease of the measured signal frequency. Keywords: Frequency meter; CPLD; small signal amplification; shaping 1 目 录 第一章 绪论.1 1.1 数字频率计的发展现状及研究概况.1 1.2 本课题研究背景及主要研究意义.1 1.3 研究内容与要求.2 第二章 基于 CPLD 的数字频率计的硬件设计.3 2.1 方案与论证.3 2.2 前置电路.3 2.3 控制模块.4 2.4 显示控制模块.6 2.5 按键电路.9 第三章 基于 CPLD 的数字频率计的软件设计.10 3.1 软件开发语言及环境.10 3.2 主程序流程.11 3.3 按键扫描子程序.13 第四章 理论分析与计算.14 4.1 宽带通道放大模块.14 4.2 频率测量模块.14 4.3 时间间隔测量.14 4.4 提高仪器灵敏度措施.14 第五章 系统测试与结果分析.16 5.1 测试条件与仪器.16 2 5.2 电路级联调试.16 5.3 测试数据.17 5.4 误差分析.19 第六章 总结与展望.20 6.1 研究内容总结.20 6.2 工作展望.20 参考文献 附录 外文资料 中文译文 致谢 天津大学仁爱学院 2016 届本科生毕业设计（论文） 1 第一章 绪论 1.1 数字频率计的发展现状及研究概况 随着电子技术的飞速发展，各类分立电子元件及其所构成的相关功能单元， 已逐步被功能更强大、性能更稳定、使用更方便的集成芯片所取代。由集成芯 片和一些外围电路构成的各种自动控制、自动测量、自动显示电路遍及各种电 子产品和设备。数字系统和数字设备已广泛应用于各个领域，更新换代速度可 谓日新月异。 在电子系统非常广泛的应用领域内，到处可见到处理离散信息的数字电路。 供消费用的微波炉和电视、先进的工业控制系统、空间通讯系统、交通控制雷 达系统、医院急救系统等在设计过程中无一不用到数字技术。数字电路制造工 业的进步，使得系统设计人员能在更小的空间内实现更多的功能，从而提高系 统可靠性和速度。 数字频率计是现代通信测量设备系统中不可缺少的测量仪器，不但要求电 路产生频率准确的和稳定度高的信号，而且能方便的改变频率。 数字频率计主要实现方法有直接式、锁相式、直接数字式和混合式四种。 直接式的优点是速度快、相位噪声低，但结构复杂、杂散多，一般只应用在地 面雷达中。 锁相式的优点是相位同步的自动控制，制作频率高，功耗低，容易实现系 列化、小型化、模块化和工程化。 直接数字式的优点是电路稳定、精度高、容易实现系列化、小型化、模块 化和工程化。 随着单片锁相式数字频率计的发展，锁相式和数字式容易实现系列化、小 型化、模块化和工程化，性能也越来越好，已逐步成为两种最为典型，用处最 为广泛的数字频率计。 1.2 本课题研究背景及主要研究意义 测频一直以来都是电子和通讯系统工作的重要手段之一。高精度的测频仪 和频率发生器有着广泛的市场前景。以往的测频仪都是在低频段利用测周的方 法、高频段用测频的方法，其精度往往会随着被测频率的下降而下降。该测频 仪利用直接式的测频原理，保证了整个测试范围内恒定的测试精度。在器件选 择上，该测频仪采用 Altera 公司所生产 MAX II 系列之 EPM1270T144 CPLD 芯 片，它在 Altera 公司的第二代 MAX 结构基础上，采用先进的氧化物半导体 天津大学仁爱学院 2016 届本科生毕业设计（论文） 2 EZPROM 技术制造的。可容纳各种各样、独立的组合逻辑和时序逻辑函数。可 以快速而有效的重新编程，并保证可编程擦除 100 次。EPM1270 里面的每个宏 单元有一个可编程的“与”阵和固定的“或”阵，以及一个具有独立可编程时 钟、时钟使能、清除和置位功能的可配置触发器。CPLD 的各种功能块用 Verilog 语言描述实现。测频仪器性能也各不相同。该测频仪将 CPLD 的高速高 可靠性，具有速度快、功能全、精度高等特点。 1.3 研究内容与要求 1、研究内容及实现目标： 用放大器和 CPLD 制作数字频率计号实现功能如下： 数字频率计最高可采集 30 兆的正弦信号，通过数码管进行显示当前频率。 设计要求： （1）设计前级放大电路，和整形电路 （2）电路设计，绘制出电路原理图，并进行 PCB 的设计。 （3）软件实现：要求毕业论文中写出软件流程图，用 Verilog 语言编写程 序。 （4）功能演示，要求进行实物演示实现的功能。 2、主要指标及技术参数： 1.设计出最小系统的相关电路包括放大、整形模块、复位模块、相关接口。 2.电源上应满足 OPA657 和 CPLD 的工作电压。 3.设计控制系统的总体控制方案，分析数学模型。 4.可以用数字频率计捕捉到正弦和方波信号，可以测量频率。 天津大学仁爱学院 2016 届本科生毕业设计（论文） 3 第二章 基于 CPLD 的数字频率计的硬件设计 2.1 方案与论证 方案一：直接测频法。该方法由时钟信号形成闸门，对被测信号进行计数。 当闸门宽度为 1s 时可直接从计数器读出被测信号频率。且 CPLD 的精度较高， 误差比较小。 方案二：倍频法。其实质是把频率测量范围分成多个频段，使用倍频技术， 根据频段设置倍频系数，将经整形的低频信号进行倍频后再进行测量，对高频 段则直接进行测量。倍频法较难实现。 综上所述，通过对性价比、经济效益等方面进行比较得知，方案一符合本 设计要求。 2.2 前置电路 带宽前置放大模块 方案一：直接选取可调增益的运放 AD603 来实现。优点是电路集成度高、 结构简单。但是要手动精准控制，难度大，很难满足题目中带宽要求。 方案二：采用宽带运放 OPA690、THS421。级联后构成有源放大环节，其 增益带宽积带均在 500M 以上，满足题目要求，但是其属于低电压的运放，不 满足题目要求。 方案三：使用 OPA657 作为前置放大。按照该芯片手册的说明，在+7 倍增 益时，OPA657 的增益带宽积高达 1.6GHz，是高增益带宽积、低扰动的电压反 馈放大器。在能够保证带宽和精确度的情况下单级放大信号，完全满足题目中 带宽要求。 综上所述，选择方案三作为宽带放大模块的设计方案。 整形模块 方案一：使用比较器 LM311 构成的波形整形电路。LM311 电压比较器可 以运行在更宽的电源电压，开关电压高达 50V，电流高达 50mA。但是在高频 时反应时间过慢，无法使用， 方案二：用 OPA657 芯片构成的比较器对正弦信号进行整形。因其是高频 比较器，故可以在设计要求的全频段内实现整形。 综上所述，选择方案二作为整形的最佳方案。 天津大学仁爱学院 2016 届本科生毕业设计（论文） 4 宽带放大电路和整形电路设计 OPA657 结合了高增益带宽，低失真，电压反馈运算放大器具有低压噪声 JFET 输入级提供一个高精度的 ADC 非常高动态范围放大器（模数转换器）驱 动或宽带阻的应用。光电二极管的应用能改善噪声和带宽使用这种失代偿，高 增益宽带放大器。 非常低的电平信号，可以在一个特殊的带宽和精度的单 OPA657 显著放大 增益级。具有高增益带宽积为 1.6-GHz 大于 10 MHz 信号带宽高达 160 V / V 增 益（44 分贝）。非常低的输入偏置电流和电容支持这种性能，即使对于相对高 的源阻抗。 宽带光电探测器的应用得益于低噪声 JFET 输入的 OPA657。JFET 输入的 贡献几乎没有电流噪声的同时对宽带应用，低电压噪声的要求也。低 4.8 纳伏 /Hz 输入电压噪声提供出色的输入灵敏度更高带宽的应用。下面的例子给出 了一个总的等效输入噪声电流 1.8 PA /赫兹的频率超过 10 MHz 的带宽。 OPA657 特性 高增益带宽积为 1.6 GHz 高带宽 275 MHz（G = 10） 转换率 700 V /S（G = 10，V 级） 工作温度范围：- 40为 85 低输入失调电压：250 V 低输入偏置电流：2 帕 低输入电压噪声：4.8 纳伏/赫兹 高输出电流：70 毫安 宽带放大电路和整形电路都是由 OPA657 来完成。其电路图如下所示。 图 2-1 宽带放大电路 图 2-2 整形电路 天津大学仁爱学院 2016 届本科生毕业设计（论文） 5 2.3 控制模块 方案一：采用 FPGA 或 CPLD 进行控制。FPGA 集成度较高，速度快，程 序便捷。 方案二：用 STC89C52 单片机控制整个系统。STC89C52 单片机具有价格 低廉、低功耗、设计简单等优点，但其精度差，稳定性低。 综上所述，选择方案一作为控制模块的设计方案。 CPLD 的结构与功能介绍 可编程逻辑器件是 20 世纪 70 年代发展起来的一种新型逻辑器件，它是大 规模集成电路技术的飞速发展与计算机辅助设计、计算机辅助生产和计算机辅 助测试相结合的一种产物，是现代数字电子系统向超高集成度、超低功耗、超 小封装和专用化方向发展的重要基础。它的应用和发展不仅简化了电路设计， 降低了成本，提高了系统的可靠性和保密性，而且给数字系统的设计方法带来 了革命性的变化。该测频系统选用的 CPLD 器件是 ALTERA 公司所生产的 MAX7000 系列中的 EPM1270。图 2-4 是 EPM1270 的结构框图。 图 2-3 EPM1270 结构框图 CPLD 的工作原理介绍 测频法的基本原理如图 2-5。在确定的闸门时间 Tw 内，记录被测信号的发 天津大学仁爱学院 2016 届本科生毕业设计（论文） 6 生变化周期数或脉冲个数 Nx，则被测信号的频率为 fx=Nx/Tw，通常闸门时间 Tw 为 1s。 图 2-4 测频法的基本原理 系统组成原理如图 2-5，输入信号为 50MHz 的基准时钟和 1Hz99MHz 的 被测时钟，闸门时间模块的作用是对基准时钟进行分频，得到一个 1s 的闸门信 号，作为 8 位十进制计数器的计数标志，8 位数码管显示被测信号的频率。 图 2-5 系统组成原理 频率计的电路符号如图 2-6，输入信号为基准时钟 sysclk 和被测试时钟 clkin；输出信号为 7 段显示控制信号 seg77:0和数码管地址选择控制信号 scan7:0。 基准时基准时间间闸闸门时门时间间 被测时被测时钟钟 八位十进八位十进 制计数器制计数器 数据处理数据处理 与显示与显示 数码管显数码管显 示模块示模块 天津大学仁爱学院 2016 届本科生毕业设计（论文） 7 图 2-6 频率计的电路符号 2.4 显示控制模块 LED 数码管简介 图 2-7 数码管引脚定义图 图 2-8 数码管实物图 如上图 LED 数码管（LED Segment Displays）是由多个发光二极管封装在 一起组成“8”字型的器件，引线已在内部连接完成，按发光二极管单元连接方式 分为共阳极数码管和共阴极数码管。 图 2-9 LED 数码显示器内部电路 其中共阳数码管是指将所有发光二极管的阳极接到一起形成公共阳极 天津大学仁爱学院 2016 届本科生毕业设计（论文） 8 (COM)的数码管。共阳数码管在应用时应将公共极 COM 接到+5V，当某一字段 发光二极管的阴极为低电平时，相应字段就点亮。当某一字段的阴极为高电平 时，相应字段就不。共阴数码管是指将所有发光二极管的阴极接到一起形成公 共阴极(COM)的数码管。共阴数码管在应用时应将公共极 COM 接到地线 GND 上，当某一字段发光二极管的阳极为高电平时，相应字段就点亮。当某一字段 的阳极为低电平时，相应字段就不亮。 数码管的选用方案 共阳数码管共阳端直接接电源，不用接上拉电阻，而共阴的则要，如此一 来共阳数码管亮度较高。再者用芯片控制时，给芯片上电和复位后所有的 I/O 口都是高电位，如此一来只要一上电，电流经过数码管的位流向共阴至地，数 码管就会亮，所以又每次编程序时都得把位控制端赋予低电平，太过麻烦，共 阳端接电源，而位控制口又是高电位，则数码管不会亮，省去了每次编程赋值 的麻烦，故在设计时采用共阳极数码显示管。 由于二极管的管压降为 2V，允许流经的电流范围为 1mA5mA,对于共阳极 数码管阳极为+5V，故电阻范围为 0.6K3K，此设计选用了 1K 的电阻是电流达 到中间值。 七段数码管的驱动 数码管需要的工作电流大，通常芯片的驱动电流较小，所以数码管会很暗， 但是 CPLD 的 IO 口可以输出很大的电流，所以直接把数码管引脚和 CPLD 的 IO 口连接起来就可以驱动数码管。数码管和 CPLDEPM1270 的电路原理图如下 图 2-10 和图 2-11 所示。 图 2-10 数码管引脚电路原理图 天津大学仁爱学院 2016 届本科生毕业设计（论文） 9 图 2-11 CPLD I/O 口引脚原理图 2.5 按键电路 本系统设计有按键电路，实现不同图案的显示切换功能。在设计该按键控 制电路时，会涉及到一个问题就是在按键按下过程中由于按下延时，会造成输 入到 CPLD 的电平状态的波动，从而导致 CPLD 误判，可以采用电路滤波的形 式，但是这样会增加电路的负责程度，这里采用的是软件消抖的方式，在按键 按下时采用延时，再次判断是否按下，实际效果表明这样可以有效的防止误判， 增加了系统的可靠性。本设计采用高电平检测方法，通过对 CPLD I/O 断开的 检测，当检测到有高电平输入时，则认为是有按键按下，具体电路如图 2-12 所 示。 图 2-12 按键电路 天津大学仁爱学院 2016 届本科生毕业设计（论文） 10 第三章 基于 CPLD 的数字频率计的软件设计 系统的硬件电路是控制系统的基础和骨架，而软件设计就是系统的神经系 统，只有在神经系统协调支配之下，整个系统才能有条不紊的运行，软件部分 的实现是通过对 CPLD 的编程实现的，它是 CPLD 工作的重点，通过程序向硬 件电路下达控制指令。因此，在 CPLD 中编写各个部分相应的驱动程序，才能 使 CPLD 外接的电路实现其对应的功能，所以程序设计是非常重要的。CPLD 通过编程对外围芯片的操作的依据是芯片的工作时序图，时序图是保证各个芯 片同时协调工作的基本依据与行为法则，只有根据时序准确的执行命令才能实 现芯片的功能。 在了解了各个芯片的工作原理和工作条件后，即可开始程序的编写，编写 时要根据实现的功能进行流程图的设计，程序流程图是编写程序的依据，也是 对系统程序的一个全局考虑的过程，在流程图的指引下能够有条理性的完成程 序的编写，避免程序某环节的忽略甚至错误。本章主要完成的是系统的软件设 计，也是本次设计的重点所在。下面就开发语言和开发环境以及各个部分程序 的设计做一个详细的阐述。 3.1 软件开发语言及环境 Verilog HDL 是一种硬件描述语言（HDL:Hardware Description Language）， 天津大学仁爱学院 2016 届本科生毕业设计（论文） 11 以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路 图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。 Verilog HDL 和 VHDL 是世界上最流行的两种硬件描述语言，都是在 20 世纪 80 年代中期开 发出来的。前者由 Gateway Design Automation 公司（该公司于 1989 年被 Cadence 公司收购）开发。两种 HDL 均为 IEEE 标准。 Verilog 能够成为标准化的硬件语言并获得广泛应用，因为它具有如下的优 点： 1.功能强大设计灵活。Verilog 拥有强大的语言结构，可以用简洁的程序描 述复杂的逻辑控制。为了有效地控制设计的实现，它具有多层次的设计描述功 能，支持设计库和可重复使用的元件生成;支持层次化和模块化设计，同时， Verilog 还支持同步、异步和随机电路设计。 2.与具体器件无关。采用 Verilog 设计硬件电路时，并不需要首先确定使用 哪种器件，当设计完成后，再根据消耗的资源，选择合适的器件。 3.很强的移植能力。Verilog 的移植能力非常强，它是一种标准的硬件描述 语言。同一个设计的程序可以被不同的工具所支持，包括综合工具、仿真工具、 系统平台等。 4.强大的硬件描述能力。Verilog 既可以描述系统级电路，又可以描述门级 电路。描述方式既可以采用行为描述、寄存器传输描述，也可以用混合描述方 式。同时，VHDL 也支持惯性延迟和传输延迟，以便准确建立硬件电路模型。 5.语法规范，易于共享。Verilog 的语法非常规范，可读性极强。用 VHDL 编写的代码文件既可以是程序，也可以是文档。作为一种工业标准，VerilogL 易于共享，适合大规模协作开发。 天津大学仁爱学院 2016 届本科生毕业设计（论文） 12 图 3-1 Quartus II 软件开发系统界面图 本系统采用的是应用非常广泛的 Altera 公司所生产 MAX II 系列之 EPM1270T144 CPLD 芯片,故采用 Altera 的 Quartus II 可编程逻辑软件。它 是 Altera 公司的综合性 PLD/FPGA 开发软件，原理图、VHDL、VerilogHDL 以及 AHDL（Altera Hardware 支持 Description Language）等多种设计输入形式，内 嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整 PLD 设计 流程。Altera Quartus II 作为一种可编程逻辑的设计环境, 由于其强大的设计能 力和直观易用的接口，越来越受到数字系统设计者的欢迎。该软件的编辑界面 如图 3-1 所示。该编译器界面友好，继承了 Windows 系统中的操作习惯，因此， 具体操作就不介绍。 3.2 主程序流程 在本测频系统中，对标准频率信号和被测信号进行测试功能的工作由 CPLD 来完成。系统的主程序设计主要完成系统初始化、循环扫描、计数器判 断、输出显示等功能。系统初始化过程主要包括了此时 CPLD/FPGA 器件内部 的各类寄存器复位，让 I/O 引脚为使器件正常工作做好准备。如图 3-2 所示为 主程序控制流程图，系统开机上电后，经过初始化过程进入程序执行阶段，首 先需要检测开始按键是否按下，如果按下开始按键则需要循环等待被测信号， 判断计数器是否达到 1 秒，如果达到 1 秒了输出显示的值，然后计数器清零。 如果没有达到 1 秒则计数器进行加 1，实时检测按键信号，如果没有按键信号 则循环扫描，如果检测到按键信号则结束显示工作。 天津大学仁爱学院 2016 届本科生毕业设计（论文） 13 图 3-2 主程序流程图 3.3 按键扫描子程序 在设计频率计系统过程中的开始和结束时需要使用到按键，这里采用的是 普通机械式按键，即 CPLD 通过检测连接按键端口的电平状态来判断按键是否 按下，这里涉及到一个问题就是在按键按下过程中由于按下延时，会造成输入 到 CPLD 的电平状态的波动，从而导致 CPLD 的误判，可以采用电路滤波的形 式，但是这样会增加电路的复杂程度，这里采用的是软件消抖的方式，如图 3-3 所示的流程图，在按键按下时采用延时，再次判断是否按下，实际效果表明这 样可以有效的防止误判，增加了系统的可靠性。 天津大学仁爱学院 2016 届本科生毕业设计（论文） 14 初始化 按键按下？ 延时消抖 Y N Y 开始 按键按下？ 处理程序 N 图 3-3 键盘扫描子程序流程图 第四章 理论分析与计算 4.1 宽带通道放大模块 OPA657 的增益带宽积 B 为： BWAv=B 式（4- 1） （1）式中，BW 为带宽值、Av 为增益倍数、B 为常数，显然，增益带宽积 只与带宽值与增益倍数有关。 天津大学仁爱学院 2016 届本科生毕业设计（论文） 15 4.2 频率测量模块 测量误差主要由两种因素构成，计数误差和参考晶体振荡的误差，即 f/f=（N/N）+(fr/fr)=（Nfr/Mf）+（fr/fr） 式（4- 2） 4.3 时间间隔测量 利用游标法对时间间隔进行测量。时间间隔测量的原理框图示于图 4-3，设 脉冲的计数值为 N,则有 TN=NTc 式（4- 3） 在测量时,由于时间闸门的开启时刻和计数脉冲之间的时间关系是不相关的, 即它们在时间轴上的相对位置是随机的,因此,计数器所计得的数存在量化误差。 设t1 为闸门开启时刻至第一个计数脉冲前沿的时间(设计数脉冲前沿计数器翻 转计数),t2 为闸门关闭时刻至下一个计数脉冲前沿的时间,所以有 Tx=NTc+t1-t2= N+ (t1-t2)/ Tc Tc 式（4- 4） N= (t1-t2 )/Tc 式（4- 5） 图 4-1 时间间隔测量的原理框图 4.4 提高仪器灵敏度措施 通过反复地修改测试，由设计综合利用如下三种提高仪器灵敏度的措施来 降低信号频率测量时的干扰： （1）电源隔离，各级供电采用磁珠隔离，输入级和功率输出级采用隔离供 电； （2）将输入部分通过低噪声低温漂的高速运算放大器，减小前级噪声引入； 终止信号 C 时标 fc 起始信号 B 终止触发器 起始触发器 门控电路 计数器主闸门 天津大学仁爱学院 2016 届本科生毕业设计（论文） 16 （3 采用稳压电源供电，加入去耦滤波电容； 天津大学仁爱学院 2016 届本科生毕业设计（论文） 17 第五章 系统测试与结果分析 5.1 测试条件与仪器 测试条件：检查多次，仿真电路和硬件电路必须与系统原理图完全相同， 并且检查无误，硬件电路保证无虚焊。 测试仪器：DDS 函数信号发生器（TFG3150L 150MHz)；数字万用表 MS8265；可编程直流稳压电源；频率计（100MHz）。 5.2 电路级联调试 电路板做好后，不能急着上电，因为有可能存在一些问题，比如短路和断 路。如果上电前不好好检查一遍，上电后有可能造成整个系统的损害，或者不 能正常工作。所以在上电前，把电路板的连线测量好再上电，可以事半功倍。 否则到时有一点小问题，都有可能耽误很长时间。特别是当元器件都焊接好后， 有些情况下要对连线进行修改是非常困难的。 首先用万用表（用的是数字万用表）测，打到二极管档，测量各线路和 短路和断路情况。二极管档有个好处就是，数字万用表一般内带有蜂鸣器，二 极管档当测得阻值很小时，会触发蜂鸣器鸣叫。因此，当用二极管档测线路时， 若有短路现象，则会听到蜂鸣器鸣叫。这样在测量时，就不用一边测一边看万 用表了，从声音有无即可判断线路是否正常。经过用万用表测量，板子没有任 何线路存在问题。因此，可以放心上电进行调试。 上电后，检测各个模块供电是否正常。不正常则找原因解决之。 检查无误后将二级级联，整体测试，初步得出结果，再将电路进行固定， 调整布局，进行指标测量及电路参数修改，最后进行调试。 系统的联合调试:在各个单元电路调试好后即可进行系统联调。 如图 5-1 所示就是本次设计的最终级联调试图 图 5-1 级联调试图 天津大学仁爱学院 2016 届本科生毕业设计（论文） 18 5.3 测试数据 测试时先要确保电源输入稳定，供电电压在要求范围内，本系统所使用的 CPLD 和其他功能模块所需的供电电压为 5V，所以给系统供电的直流电源电压 要确保稳定在 5V 左右；检查电路连接无误后，给系统上电，在函数信号发生 器上输入待测波形和待测频率，对比数码管上的数字是否和函数信号发生器上 面的一直，并记录下来。表 5.3 是记录的被测信号和测量信号的数值频。 表 5.1 频率测量表 信号类型 被测信号 频率/Hz 被测信号电 压有效值 /mv 测量频率 /Hz 测量周期/s 绝对误差 /Hz 相对误差 /% 正弦波100.00005099.00000.10000.01150.0115 正弦波10.0000K509.9988k0.10000.0012LK0.0001 正弦波1.0000M50999.9847k0.0010m0.0153M0.015 正弦波10.0000M509.9936M0.10000.0064M0.0006 方波500.0000500499.99730.00200.00270.0005 方波50.0000k50049.9834k0.0200m0.0166K0.0332 方波5.0000M5004.9856M0.20050.0150M0.0030 测试分析 通过表格，可以清楚地看出当信号频率变化时，频率、周期、时间间隔、 占空比的变化满足测试要求。本次设计满足要求。 如图 5-2、5-3 所示为输入 100Hz 方波测量的电路数据实物图。 图 5-2 函数信号发生器产生 100Hz 方波 天津大学仁爱学院 2016 届本科生毕业设计（论文） 19 图 5-3 本次设计测量数值实物图 如图 5-4、5-5 所示为输入 25MHz 正弦波测量的电路数据实物图 图 5-4 函数信号发生器产生 25MHz 正弦波 天津大学仁爱学院 2016 届本科生毕业设计（论文） 20 图 5-5 本次设计测量数值实物图 综上可观察到系统可稳定的测量出频率数据，证明了本课题软硬件设计的 正确性。 5.4 误差分析 经过分析，本次设计的等精度频率计在测量时产生的误差主要来自于模块 与模块之间级联时产生的误差和 CPLD 计数器带来的误差。我们可以在电路连接 时用同轴线代替杜邦线来减小误差。也可以增大晶振频率来扩大测频范围 ，而 且可以提高测频精度。 天津大学仁爱学院 2016 届本科生毕业设计（论文） 21 第 6 章 总结与展望 6.1 总结 在本次设计是一个基于 CPLD EPM1270 的数字频率计的设计，现在基于频 率计的设计有很多，本次才用了功能比较强大的 EPM1270 作为本次设计的主控 芯片，摒弃了以往大家习惯用单片机做频率计的方法。本次设计首先以能够实 现测频率为基础，在能够简单测频率的基础上加上了前置电路，在选择前置电 路的过程中遇到了许多的麻烦，选择了很多的芯片，最后经过挑选，最后选择 了 OPA657，通过测试了很多芯片的性能，也对其他的放大器有了更深刻的了 解。在后面的调试过程中也遇到了一些困难，有些高频信号测试不怎么准确， 最后经过排查电路，检测软件，和试凑的方法解决了问题，把前置电路的杜邦 线改为同轴线，从而减少噪声。通过本次的设计同时也对 CPLD 有了更深刻的 了解，更加熟练掌握了 Quartus ii 软件的使用。 最终电路经实际测试检验，性能稳定可靠，精度符合预期要求。随着电子 技术的进步，运算放大器的集成化和处理能力也在不断地提高，可进一步提高 其频率带宽和测量精度。 6.2 展望 本次设计除了基本的测量频率之外还可以测量一些高频信号，还可以测量 一些小信号，不足之处在于电路板不是用软件画的，都是通过洞洞板手工焊接 可能给信号带来一些干扰，高频信号容易失真。测量高频信号有待优化一下。 参考文献 1 阎石主编. 数字电子技术. M北京：高等教育出版社.2006 2 谭会生. 张昌凡. EDA 技术及应用. M西安：西安电子科技大学出版社.2001 3 潘松. 黄继业. EDA 技术与 VHDL. M北京：清华大学出版社.2006.11 4 杨志忠著. 数字电子技术. M北京：高等教育出版社.2001.1 5 童诗白. 华成英主编.模拟电子技术基础. M北京：高等教育出版社. 2007 6 赵世强等编. 电子电路 EDA 技术.M西安： 西安电子科技大学出版社. 2002.5 7 肖景和著. 数字集成电路应用精粹. M北京：人民邮电出版社. 2002.6 8 宋万杰. 罗平. CPLD 技术及其应用.M西安：西安电子科技大学出版社. 2000.6 10 基于运算放大器和模拟集成电路的电路设计M.西安：西安交通大学出版社. 2004 11 李忠波. 袁宏等著. 电子设计与仿真计数. M北京：机械工业出版社. 2004.7 12 徐大诚等. 微型计算机控制技术及应用. M北京：北京高等教育出版社. 2003 13 Electronic circuits and applications. Bernard Grob. Gregg Division, McGraw-Hill. 1982. 14 Electrons. A.L.Kitaigorodsky. Mir Pub. 1981. 15 Electrical engineering A.S. Kasatki Translated from the Russian by Boris V. Kuznetsov. Mir. 1983. 附录： 附录 1： CPLD 主程序如下： module cymometer(seg7,scan,sysclk,clkin); output 6:0 seg7; output 7:0 scan; input sysclk; /20MHz sysclk input clkin; /in clk reg 6:0seg7; /7s data led (abcdefg)