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严谨 朴实 勤奋 创新成都电子机械高等专科学校毕业设计论文作者 姚世刚 学号 2009111733 系部 电子与电气工程系 专业 电子测量技术与仪器 题目 基于vhdl的m序列伪随机信号发生器的设计 指导教师 赵茂林 评阅教师 完成时间： 2012年 4 月 30日 毕业设计(论文)中文摘要题目：基于vhdl的m序列发生器的设计摘要： vhdl/cpld即复杂可编程逻辑器件作为一种大规模集成电路，可根据用户的需要自行构造逻辑功能，可实现较大规模的电路设计，因此被广泛应用于产品的原型设计和产品生产之中。几乎所有应用中小规模通用数字集成电路的场合均可应用cpld器件。本文介绍了基于cpld的m序列发生器的设计方法。关键词：cpld；max+plus ii；伪随机码；序列发生器 毕业设计(论文)外文摘要title : msequence generator based cpld abstract: vhdl/cpld complex programmable logic device that is, as a large scale integrated circuits can be constructed according to the needs of users on their own logic, enabling large-scale circuit design, it is widely used in product design and prototype production into. almost all applications of small and medium general-purpose digital integrated circuits may be applied cpld devices occasions. this article describes the m-sequence generator based on cpld design method. key words: cpld； max+plus ii；pseudorandom code；m sequence code generator目 录前言61课题介绍.7 1.1为什么研究此课题.71.2伪随机序列的应用与意义.71.3伪随机序列的研究现状.81.4研究内容.82 设计中使用芯片及vhdl语言介绍.92.1 cpld芯片介绍.9 2.1.1概述.9 2.1.2 max7000特点.9 2.1.3 epm7128lc84-7.113 伪随机序列介绍.12 3.1 伪随机序列理论的发展史.13 3.2 伪随机序列的构造方法.134 序列信号发生器原理144.1序列信号发生器的设计15 4.1.1反馈移位型序列信号发生器.154.1.2计数型序列码发生器185 移位寄存器.205.1移位寄存器.20 5.1.1 寄存器.20 5.1.2移位寄存器.215.2 线性反馈移位寄存器结构.22 5.2.1 d触发器.22 d触发器工作原理.22 d触发器真值表.23 特征方程.23 状态转移图.23 时序图.24 脉冲特性.24 5.2.2异或门.25 基本原理.25 异或门逻辑符号.25 逻辑表达式.25 真值表.255.3 线性反馈移位寄存器.26 5.3.1 什么是反馈移位寄存器.26 5.3.2 线性反馈移位寄存器.26 5.3.3 性质.266 伪随机信号.276.1 伪随机信号.276.2 m序列码发生器.307 m序列性质.337.1 均衡性.337.2游程特性.337.3 移位相加性.337.4 相关特性.337.5 伪随机特性.348 序列信号发生器的设计和仿真实现358.1 m序列生成单元的电路设计35 8.1.1 系统组成.35 8.1.2 程序方框图.36 8.2 m序列发生器.368.3 vhdl语言实现378.4 仿真数据及结论39结 论42致 谢43参考文献43前言cpld(complex programmable logic device)复杂可编程逻辑器件，是从pal和gal器件发展出来的器件，相对而言规模大，结构复杂，属于大规模集成电路范围。是一种用户根据各自需要而自行构造逻辑功能的数字集成电路。它具有编程灵活、集成度高、设计开发周期短、适用范围宽、开发工具先进、设计制造成本低、对设计者的硬件经验要求低、标准产品无需测试、保密性强、价格大众化等特点，可实现较大规模的电路设计，因此被广泛应用于产品的原型设计和产品生产之中。几乎所有应用中小规模通用数字集成电路的场合均可应用cpld器件。cpld器件已成为电子产品不可缺少的组成部分，它的设计和应用成为电子工程师必备的一种技能。max+plus是altera公司提供的fpga/cpld开发集成环境，altera是世界上最大可编程逻辑器件的供应商之一。max+plus界面友好，使用便捷，被誉为业界最易用易学的eda软件。在max+plus上可以完成设计输入、元件适配、时序仿真和功能仿真、编程下载整个流程，它提供了一种与结构无关的设计环境，是设计者能方便地进行设计输入、快速处理和器件编程。本次毕业设计主要是利用max+plus ii软件来设计和仿真序列信号发生器，并结合理论进一步验证序列信号发生器的实际作用。1 课题的简介1.1 为什么研究此课题伪随机序列系列具有良好的随机性和接近于白噪声的相关函数，并且有预先的可确定性和可重复性。这些特性使得伪随机序列得到了广泛的应用。1.2 伪随机序列的应用和意义1在通信加密中的应用 m序列自相关性较好，容易产生和复制，而且具有伪随机性，利用m序列加密数字信号使加密后的信号在携带原始信息的同时具有伪噪声的特点，以达到在信号传输的过程中隐藏信息的目的；在信号接收端，再次利用m序列加以解密，恢复出原始信号。2 在雷达信号设计中的应用 近年兴起的扩展频谱雷达所采用的信号是已调制的具有类似噪声性质的伪随机序列，它具有很高的距离分辨力和速度分辨力。这种雷达的接收机采用相关解调的方式工作，能够在低信噪比的条件下工作，同时具有很强的抗干扰能力。该型雷达实质上是一种连续波雷达，具有低截获概率性，是一种体制新、性能高、适应现代高技术战争需要的雷达。采用伪随机序列作为发射信号的雷达系统具有许多突出的优点。首先，它是一种连续波雷达，可以较好地利用发射机的功率。其次，它在一定的信噪比时，能够达到很好的测量精度，保证测量的单值性，比单脉冲雷达具有更高的距离分辨力和速度分辨力。最后，它具有较强的抗干扰能力，敌方要干扰这种宽带雷达信号，将比干扰普通的雷达信号困难得多。3 在通信系统中的应用 伪随机序列是一种貌似随机，实际上是有规律的周期性二进制序列，具有类似噪声序列的性质，在cdma中，地址码都是从伪随机序列中选取的，在cdma中使用一种最易实现的伪随机序列：m序列，利用m序列不同相位来区分不同用户；为了数据安全，在cdma的寻呼信道和正向业务信道中使用了数据掩码（即数据扰乱）技术，其方法是用长度为2的42次方减1的m序列用于对业务信道进行扰码（注意不是扩频），它在分组交织器输出的调制字符上进行，通过交织器输出字符与长码pn码片的二进制模工相加而完成。1.3 伪随机序列研究现状迄今为止，人们获得的伪随机序列仍主要是pc（相控）序列，移位寄存器序列（m和m序列），gold序列，gmw序列，级联gmw序列，kasami序列，bent序列，no序列。其中m序列是最有名和最简单的,也是研究的最透彻的序列。m序列还是研究其它序列的基础。它序列平衡，有最好的自相关特性，但互相关满足一定条件的族序列数很少(对于本原多项式的阶数小于等于13的m序列，互为优选对的序列数不多于6)，且线性复杂度很小。 1.4 研究内容首先研究生成序列的反馈移位寄存器、反馈逻辑函数。主要研究它们的生成、随机特性以及相关特性，并分析它们的优缺点以及存在的问题。最后在理论证明的基础上应用quartus ii仿真验证它们的随机特性，并用仿真作出m序列相关特性图形。2 设计中使用芯片及vhdl语言介绍2.1 cpld芯片介绍2.1.1 概述altera的max7000系列cpld提供高性能的逻辑解决方案，密度从600-10000个可用门不等（32-512个宏单元），同时max7000系列的同一密度产品还提供多种封装形式，对于各种应用具有相当灵活的适应性。本次设计即采用altera公司的max7000系列芯片实现。2.1.2 max7000特点altera的 max7000 cplds基于先进的多阵列矩阵（max）架构，为大量应用提供了世界级的高性能解决方案 。基于电可擦除可编程只读存储器（eeprom）的max7000产品采用先进的cmos工艺制造，提供从32到512个宏单元的密度范围，速度达3.5 ns的管脚到管脚延迟。max 7000器件支持在系统可编程能力（isp），可以在现场轻松进行重配置。altera提供5.0v，3.3v和 2.5v核电压的max 7000 器件，如表1所示。表1 max 7000系列所提供的宏单元密度密度 （宏单元）max7000s (5.0 v)max7000ae (3.3 v)max7000b (2.5 v)最快 tpd (ns) (1)323.5643.51284.01606.01927.52565.05125.5altera的multivolt 多电压接口允许设计人员在max 7000 设计中无缝集成1.8v，2.5v，3.3v和 5.0v逻辑电平 。由于max 7000b 器件对gtl+，sstl-2，sstl-3和 64比特 66mhz pci接口的高级i/o支持 ，max器件是很多高速逻辑接口应用的理想方案。表2 max 7000 i/o支持器件核电压输入电压输出电压高级i/o 支持1.8 v2.5 v3.3 v5.0 v1.8 v2.5 v3.3 v (1)5.0 vgtl+sstl 2/364-bit, 66-mhz pci max 7000s5.0 vmax 7000ae3.3 vmax 7000b2.5 vmax 7000器件提供大量封装形式从传统的四角扁平封装（qfp）到高级的节省空间的1.0毫米fineline bga封装，max 7000器件通过提供广泛的封装选择，满足了现今设计的需求。所有这些封装被优化为支持密度移植，不同密度的器件在同一封装时采用相同的管脚排列。fineline bga封装采用sameframe 管脚排列结构，它提供相同密度下的i/o 兼容。当设计需求变化时，这些移植选项提供了附加的灵活性。表 3列出了max 7000器件的封装形式max 7000s，max 7000ae和max 7000b器件在相同封装下管脚兼容。通过选择max器件，当逻辑需求变化时，设计工程师能够节省工程时间，缩短设计周期，因为这里不需要变更管脚分配。表3 max 7000 提供的封装方式封装max 7000b (2.5 v)max 7000ae (3.3 v)max 7000s (5.0 v)塑封j引线芯片封装 (plcc)薄四角扁平封装 (tqfp)塑封四角扁平封装 (pqfp)高效四角扁平封装 (rqfp)bga1.0毫米间距 fineline bga0.8毫米间距ubgamax 7000器件是即用性，非易失性，提供全局时钟，在系统可编程，开路输出，可编程上电状态，快速输入建立时间和可编程输出回转速率控制特性的器件。和许多其他硅片特性一起，max 7000器件适用于大量系统级的应用。max器件为易用的quartusii 网络版和max+plus ii基础版设计软件所支持。这两个平台提供综合，布局布线，设计验证和器件编程功能，能够从altera网站的设计软件部分免费下载 。这两个免费赠送的可用于max器件设计的开发工具帮助使最终用户系统的总体开发成本最小化。2.1.3 epm7128slc84-7本次设计中我们采用了altera公司生产的epm7128slc84-7型号的cpld芯片，具体管脚如图1所示。图1 epm7128slc84-7管脚图图2 max7000系列芯片内过结构图3伪随机序列介绍通过抛硬币的方法可以得到一个随机序列，它具有两个方面的特点:一是预先不可确定、不可重复实现。即在实验前无法预知序列是怎样的，而且在所有的序列中不可能有两个是完全一致的。另一方面所有序列都具有某些共同的随机特性，对二元序列golomb总结了三条随机性假设:r1 若序列的周期l为偶数，则0的个数与1的个数相等；若l为奇数，则0的个数比1的个数多1或少1。r2 长为1的游程占1/2，且0游程和1游程的个数相等或至多差一个。r3 序列的异相自相关函数为一个常数，即序列为二值自相关序列。能否产生真正的随机序列一直都处在激烈的争论中，但可以肯定的是随机序列的产生、复制和控制在实际中都是难以实现的。如果一个序列，一方面它的结构是可以预先确定的，并且可以重复的产生和复制；另一方面又具有某种随机特性(r1-r3)，便称这种序列为伪随机序列.简单的讲，伪随机序列就是具有某种随机特性的确定序列。3.1伪随机序列理论的发展史伪随机序列的理论与应用研究大体上可以分成三个阶段:(1)纯粹理论研究阶段 (1948年以前)；(2)m序列研究的黄金阶段(1948-1969)； (3)非线性生成器的研究阶段 (1969- )。1948年以前，学者们研究伪随机序列的理论仅仅是因为其优美的数学结构。最早的研究可以追溯到1894年，作为一个组合问题来研究所谓的de bruijn序列；上世纪30年代，环上的线性递归序列则成为人们的研究重点. 1948年shannon信息论诞生后，这种情况得到了改变。伪随机序列己经被广泛的应用在通信以及密码学等重要的技术领域。shannon证明了“一次一密”是无条件安全的，无条件保密的密码体制要求进行保密通信的密钥量至少与明文量一样大。因此在此后的一段时间内，学者们一直致力于研究具有足够长周期的伪随机序列。如何产生这样的序列是20世纪50年代早期的研究热点。线性反馈移位寄存器 (lfsr)序列是这个时期研究最多的，因为一个n级lfsr可以产生周期为的最大长度序列，而且具有满足golomb随机性假设的随机特性，通常称为m序列。这段时期的研究奠定了lfsr序列的基本理论和一些经典结论。但是，在1969年massey发表了“移位寄存器综合与bch译码”一文，引发了序列研究方向的根本性变革，从此伪随机序列的研究进入了构造非线性序列生成器的阶段。berlekamp-massey算法(简称b-m算法)指出:如果序列的线性复杂度为n，则只需要2n个连续比特就可以恢复出全部的序列。从这个结论可以看出m序列是一种“极差”的序列，它的线性复杂度太小，因而不能够直接用来做流密码系统的密钥流序列。从这里还可以看到仅仅靠golomb的三个随机性假设来评测序列是不够的，还需要其它的一些指标。此后直到今天，密码学界的学者们一直在努力寻找构造“好”的伪随机序列的方法。3.2 伪随机序列的构造方法就现有的文献，可以把构造伪随机序列的方法分成两大类:一类是基于数学的理论构造伪随机序列；另一类是基于lfsr构造伪随机序列。两种构造方法各有优缺点，前者在理论上容易分析序列的随机性质，但往往不容易实现或者实现的代价比较高；而后者则恰恰相反，在工程上很容易实现，成本较低，但有的情况下不容易分析其随机性质。基于数学理论构造伪随机序列又可以分为两类:基于数论的构造和基于有限域的构造。前者利用的数学工具主要是二次剩余理论和割圆理论，像legendre序列、jacobi序列、m序列、差集序列和割圆序列等就属于此类构造；后者利用的数学工具主要是迹函数，像bent序列、gmw序列和椭圆曲线序列等为该类构造的代表。基于 lfsr的伪随机序列生成器有很多，总体上可以分为两大类:一类是用一个n元布尔函数作用于n个输入比特，布尔函数的输出作为密钥流序列；另一类是用一个lfsr控制另一个lfsr。前者包含两种生成器，即熟知的非线性组合生成器和非线性滤波生成器。由于m序列的线性复杂度太小，不能直接用作密钥流序列，因此通常采用将m序列作驱动序列，然后用一个布尔函数作用于这些驱动序列的方法来提高序列的线性复杂度。非线性组合生成器由n个lfsr和一个非线性组合器组成；非线性滤波生成器由一个lfsr和一个前馈逻辑组成。第二类生成器也包含两种控制模型，钟控生成器和缩减生成器。这两种生成器的原理都是用一个控制序列对另一个基序列做不规则采样。钟控生成器是在基序列中插入新的符号，其输出序列指数幂的依赖于产生它的生成器的输入参数；而缩减生成器包括自缩减生成器则是在基序列中删除符号，这种构造结构简单易于用硬件实现。4 序列信号发生器原理序列信号发生器是能够循环产生一组或多组序列信号的时序电路，它可以用以为寄存器或计数器构成。序列信号的种类很多，按照序列循环长度m和触发器数目n的关系一般可分为三种：（1） 最大循环长度序列码，m2n。（2） 最大线性序列码（m序列码），m=2n1。（3） 任意循环长度序列码，m2n。4.1序列信号发生器的设计 通常在许多情况下，要求按照给定的序列信号来设计序列信号发生器。序列信号发生器一般有两种结构形式：一种是反馈移位型，另一种是计数型。4.1.1 反馈移位型序列信号发生器 反馈移位型序列码发生器的结构框图如图所示，它由移位寄存器和组合反馈网络组成，从移存器的某一输出端可以得到周期性的序列码。其设计按以下步骤进行：（1）根据给定序列信号的循环长度m，确定移存器位数n，2n-1m2n。（2）确定移位寄存器的m个独立状态。 将给定的序列码按照移位规律n位一组，划分位m个状态。若m个状态中出现重复现象，则应增加移存器位数 。用n+1位再重复上述过程，直到划分为m个独立状态为止。 图3 反馈移位型序列信号发生器框图（3）根据m个不同状态列出移存气的状态表和反馈函数表，求出反馈函数f的表式。（4）检查自启动性能（5）画逻辑图。下面通过举例说明反馈移位序列信号发生器的设计过程。方法一：比如要设计一个 00011101 序列发生器。具体可以这样来解决：(1) 确定移存器的位数n。因m=8，故n3，选定为三位，用74ls194 的三位。 (2) 确定移存器的八个独立状态。将序列码00011101按照每三位一组，划分为八个状态，其迁移关系如下所示：(3) 作出反馈函数表，如表所示，由迁移关系可看出移存器只进行左移操作，因此s1=1, s0=0。将f(sl)的卡诺图填入图(a)中，选用四选一实现f(sl)函数，其逻辑图如图(b)所示。表4 反馈函数真值表q1q2q3f(sl)0oo10011011111101101101001001000图4 00011101 序列信号发生器方法二：设计一个产生 100111序列的反馈移位型序列信号发生器。具体解决方法：(1) 确定移存器位数n。因m=6，故n3；(2) 确定移存器的六个独立状态：将序列码100111按照移位规律每三位一组，划分六个状态为 100、001、011、111、111、110。其中状态111 重复出现，故取n=4，并重新划分六个独立状态为 1001、0011、0111、1111、1110、1100。因此确定n=4，用一片74ls194 即可。 (3) 反馈激励函数表，求反馈函数f的表达式：根据每一状态所需要的移位输入即反馈输入信号，列出反馈函数表如表所示。从表中可见，移存器只需进行左移操作，因此反馈函数f=sl。表也表明了组合反馈网络的输出和输入之间的函数关系，因此可填出f的卡诺图如图(a)所示，并求得： 表5 反馈函数真值表q0q1q2q3f(sl)100110011101111111101110011001(4) 检查自启动性能。 根据以上结果，作出完全状态图如图(b)所示。可见，它有一个无效循环。为了使电路具有自启动性能，应重新修改设计。其思路就是打破无效循环，引入主有效循环，将01101100，00100100，其完全状态图如图(a)所示卡诺图的圈如图(b)所示，求得f=q2+q0q3。如选用四选一数据选折器实现地址选q0q2a1a0，得d0=1，d1=q3，d2=1，d3=0，则具有自启动能力的电路如图所示。 图5 卡诺图和移存器的全状态图 图6 修正后的状态图和f的卡诺图图7 逻辑电路图 4.1.2. 计数型序列码发生器计数型序列码发生器结构框图如图所示。它由计数器和组合输出网络两部分组成，序列码从组合输出网络输出。设计过程分两步：（1） 根据序列码的长度m设计模m计数器，状态可以自定；（2） 按计数器的状态转移关系和序列码的要求设计组合输出网络。由于计数器的状态设置和输出序列的更改比较方便，而且还能同时产生多组序列码。下面以具体实例来说明：方法一：设计 1101000101 序列信号发生器。具体解决办法：由于给定序列长度p=10，故先用 74ls161 设计一个模10的计数器，我们利用74ls161 的预置端ld，用后 10 个状态，即 01101111。令该 10 个状态中每一个状态的输出符合给定序列的要求，列出其真值表如表所示，对应的输出卡诺图如图 (a)所示。采用八选一数据选择器实现，电路如图 (b) 所示。 图8 电路原理图表6 真值表sqdqcqbqaf1011012011113100004100115101006101107110008110119111001011111图9 设计过程及逻辑图方法二：设计一个能同时产生两组代码的信号发生器， 这两组代码分别是：f1=110101和f2=010110。具体解决办法： 首先用 74ls194 设计一个具有自校正的模6 扭环型计数器如图 (a)所示，并画出输出序列卡诺图如图(b)所示。然后用一片 3 - 8 译码器和与非门实现图10 设计过程及逻辑图输出组合逻辑。最后画出逻辑图如图(c)所示。 5 移位寄存器 寄存器一般有多个触发器组成，通常有锁存寄存器和移位寄存器。本次介绍的寄存器是由若干个d触发器组成的线性移位寄存器（反馈型）。移位寄存器中的数据可以在移位脉冲作用下一次逐位右移或左移，数据既可以并行输入、并行输出，也可以串行输入、串行输出，还可以并行输入、串行输出，串行输入、并行输出，十分灵活，用途也很广。 线性反馈移位寄存器是一种应用广泛的数字部件，其结构简单、速度快，被应用于许多领域。例如，在扩频通信系统中，由它构成的伪随机数（pn码）发生器是这类系统的核心。在内建自测试系统中，由它构成测试图案发生器。另外，它也被广泛应用于纠错编码、数字加密等领域。5.1移位寄存器 5.1.1寄存器 在数字系统中，常需要一些数码暂时存放起来，这种暂时存放数码。一个触发器可以寄存1位二进制数码，要寄存几位数码，就应具备几个触发器，此外，寄存器还应具有由门电路构成的控制电路，以保证信号的接收和清除。线图5.1.1所示的寄存器，接收脉冲到达后，将待存数据送至各d触发器 ， 取数脉冲加入后将所存数据送出，输入与输出为并行工作方式。图5.1.1 并行输入并行输出的寄存器5.1.2 移位寄存器 移位寄存器除了具有寄存数码的功能外，还具有移位功能，即在移位脉冲作用下，能够把寄存器中的数依次向右或向左移。它是一个同步时序逻辑电路,根据移位方向，常把它分成左移寄存器、右移寄存器 和 双向移位寄存器三种；根据移位数据的输入输出方式，又可将它分为串行输入串行输出、串行输入并行输出、并行输入串行输出和并行输入并行输出四种电路结构。由d触发器构成的简单移位寄存器： 图5.1.2 用d触发器构成的四位移位寄存器，从cp上升沿开始到输出新状态的建立需要经过一段传输延迟时间，所以当cp上升沿同时作用于所有触发器时，它们输入端的状态都未改变。于是，f f0按di原来的状态翻转，f f1按q0原来的状态翻转， f f2按q1原来的状态翻转，f f3按q2原来的状态翻转，同时，输入端的代码存入f0，总的效果是寄存器的代码依次右移一位。图5.1.2 用d触发器构成的移位寄存器 可见，经过4个cp信号后，串行输入的四位代码全部移入了移位寄存器，并在四个输出端得到并行输出代码。利用移位寄存器可实现代码的串行并行转换。若再加4个cp信号，寄存器中的四位代码还可以从串行端依次输出。5.2 线性反馈移位寄存器结构由3.1节图7所示，寄存器除了d触发器之外，构成反馈电路的是由异或门组成的。5.2.1 d触发器负跳沿触发的主从触发器工作时，在正跳沿前加入输入信号。如果在cp 高电平期间输入端出现干扰信号，那么就有可能使触发器的状态出错。而边沿触发器允许在cp 触发沿来到前一瞬间加入输入信号。这样，输入端受干扰的时间大大缩短，受干扰的可能性就降低了。边沿d触发器也称为维持-阻塞边沿d触发器。电路结构: 该触发器由6个与非门组成，其中g1和g2构成基本rs触发器。d触发器工作原理：sd 和rd 接至基本rs 触发器的输入端，分别是预置和清零端，低电平有效。当sd=0且rd=1时 ,不论输入端d为何种状态，都会使q=1，q=0，即触发器置1；当sd=1且rd=0时，触发器的状态为0,sd和rd通常又称为直接置1和置0端。我们设它们均已加入了高电平，不影响电路的工作。工作过程如下： （1）cp=0时，与非门g3和g4封锁，其输出q3=q4=1，触发器的状态不变。同时，由于q3至q5和q4至q6的反馈信号将这两个门打开，因此可接收输入信号d，q5=d，q6=q5=d。 （2）当cp由0变1时触发器翻转。这时g3和g4打开，它们的输入q3和q4的状态由g5和g6的输出状态决定。q3=q5=d，q4=q6=d。由基本rs触发器的逻辑功能可知，q=d。 （3）触发器翻转后，在cp=1时输入信号被封锁。这是因为g3和g4打开后，它们的输出q3和q4的状态是互补的,即必定有一个是0，若q3为0，则经g3输出至g5输入的反馈线将g5封锁，即封锁了d通往基本rs 触发器的路径；该反馈线起到了使触发器维持在0状态和阻止触发器变为1状态的作用,故该反馈线称为置0维持线,置1阻塞线。q4为0时，将g3和g6封锁，d端通往基本rs触发器的路径也被封锁。q4输出端至g6反馈线起到使触发器维持在1状态的作用，称作置1维持线；q4输出至g3输入的反馈线起到阻止触发器置0的作用,称为置0阻塞线。因此，该触发器常称为维持-阻塞触发器。总之，该发器是在cp正跳沿前接受输入信号，正跳沿时触发翻转，正跳沿后输入即被封锁,三步都是在正跳沿后完成，所以有边沿触发器之称。与主从触发器相比,同工艺的边沿触发器有更强的抗干扰能力和更高的工作速度。功能描述 d触发器真值表 特征方程： qn+1=d状态转移图时序图脉冲特性:（1）建立时间:由下图维持阻塞触发器的电路可见,cp信号是加到门g3和g4上的,因而在cp上升沿到达之前门g5和g6输出端的状态必须稳定地建立起来。输入信号到达d端以后，要经过一级门电路的传输延迟时间g5的输出状态才能建立起来,而g6的输出状态需要经过两级门电路的传输延迟时间才能建立,因此d端的输入信号必须先于cp的上升沿到达，而且建立时间应满足： tset2tpd。 （2）保持时间：由下图可知，为实现边沿触发,应保证cp=1期间门g6的输出状态不变,不受d端状态变化的影响。为此，在d=0的情况下，当cp上升沿到达以后还要等门g4输出的低电平返回到门g6的输入端以后,d端的低电平才允许改变。因此输入低电平信号的保持时间为thltpd。在 d=1的情况下，由于cp上升沿到达后g3的输出将g4封锁，所以不要求输入信号继续保持不变,故输入高电平信号的保持时间thh=0。 （3）传输延迟时间：由图工作波形图不难推算出，从cp上升沿到达时开始计算,输出由高电平变为低电平的传输延迟时间tphl和由低电平变为高电平的传输延迟时间tplh分别是:tphl=3tpd tplh=2tpd （4）最高时钟频率：为保证由门g1g4组成的同步rs触发器能可靠地翻转，cp高电平的持续时间应大于 tphl,时钟信号高电平的宽度twh应大于tphl。而为了在下一个cp上升沿到达之前确保门g5和g6新的输出 电平得以稳定地建立，cp低电平的持续时间不应小于门g4的传输延迟时间和tset之和，即时钟信号低电平的宽度twltset+tpd，因此得到: 在实际集成触发器中，每个门传输时间是不同的，并且作了不同形式的简化，因此上面讨论的结果只是一些定性的物理概念。其真实参数由实验测定。综上所述，对边沿d触发器归纳为以下几点： 1.边沿d触发器具有接收并记忆信号的功能，又称为锁存器；2.边沿d触发器属于脉冲触发方式； 3.边沿d触发器不存在约束条件和一次变化现象，抗干扰性能好，工作速度快。5.2.2异或门异或门的作用是把两路信号进行比较，判断是否相同。当两路信号输入不同，即一个为高电平