计算机组成原理课件更新第三章存储系统（之三）

3.4 高速存储器 v题意 v 提高存储器工作速度的技术（频带平衡 ） v 解决存储器与CPU速度不匹配 v 容量、速度、价格的矛盾 v提高存储器速度减小内存与CPU之间速 度差异的主要途径 v 在CPU内部设多个通用寄存器； v 研究新的DRAM芯片技术； v 在结构技术上考虑更好的措施； v 从系统结构角度考虑采用多层存储体系 。 v（每项技术措施都是为了整体改善存储器性 能价格比，但不同技术主要针对某个存储器 技术指标的提高。） v1、芯片技术 v在DRAM芯片中采用高速存取方式。 v快速页面访问方式（FPM）：此次访问的存 储单元与上次访问的单元处于存储单元阵列 的同一行（即页面）时，可以利用上次访问 的行地址。比一般访问提高23倍。 v增强数据输出存储器（EDO DRAM）：在 FPM DRAM的基础上，增加一个数据锁存器 ，在输出一个数据的过程中就准备下一个数 据的输出。性能提高15%30%。 v同步型DRAM（SDRAM）：将CPU和RAM通 过一个相同的时钟锁在一起。实际是通过地 址、数据锁存及流水方式达到同步。 vRDRAM（Rambus DRAM）：经专用 RDRAM总线与CPU之间传送数据。 vSLDRAM。 v 。 v（？）芯片技术中还有：双端口存储器 ；相联存储器 ；等等。 v2、结构技术 v选定存储芯片后，进一步提高存储器性能的 措施：从结构上提高存储器的带宽； v实际是采用并行操作的存储器； v主要采用技术多体交叉存储技术。 v3、采用多层次存储体系结构 v（寄存器）Cache主存辅存； v其中Cache技术面向速度问题而虚存技术面向 容量问题。 3.4 高速存储器 地 址 寄 存 器 地 址 寄 存 器 译 码 器 译 码 器 存 储 体 地址 地址 MDRMDR数据 数据 读写电路读写电路 WE WE MAR MAR 双端口存储器框图 3.4.1 双端口存储器 一、端口的含义 指读写口，含地址寄存器、地址译码器、 数据寄存器和读写控制电路。见下图。 仲裁逻辑 v二、无冲突和有冲突的读写 v三、双端口存储器的应用场合 v1、多层次存储器系统中的Cache采用双端口 结构； v2、一般主存用来实现CPU和其他总线主设备 （如DMAC和IOP）同时并行访问； v3、多机系统中可用来实现多机之间信息交换 v（可考虑用多端口）； v双端口存储器是显示卡上的显示存储器的主 要形式； v。 3.4.2 多模块交叉（多体交叉）存储器 v一、多体交叉存储器的实质是并行的主存系 统 v1、并行主存的含义 v数据总线仍然是单字宽（W），却能在一个 存取周期Tm访问到多个字（nW）的信息。 v2、实现并行的基础 v用多个（n个）存储体（存储模块）组成主存 。 v回忆RAM扩展时将1KX4芯片组织成8KX16存 储器的方法： v（1）4个芯片位扩展为1KX16称其为一个 分（存储）体或一个模块（板）； v（2）再用8个模块字扩展成8KX16的主存； A12 Y7 A11 A10 Y0 A9 A0 D15 D12 D3 D0 R/W 3/8 译 码 器 A0A9 R/W 1# CS D3.D0 A0A9 R/W 4# CS D3D0 A0A9 R/W29#CS D3D0 A0A9 R/W32#CS D3D0 该图所示结构已经具备了并行的基础； 但因为线性地址在各模块间的安排是顺序方式的， 实际上只起到了扩充容量的作用， 而没有达到增加频宽进而提高存取速度的目的。 v二、多模块存储器中线性地址的两种安排方 式 v1、顺序方式 v线性地址按模块走，第一块排完再排第二块 .；编址为高位交叉。 v2、交叉方式 v线性地址逐模块走，所有块编一个单元，再 回到第一块；编址为低位交叉，真正的 并行主存系统中常用的是这种方式。 v以上两种方式图解如下： v（类教材P.101图3.29） 00000 M0M1M2M3 内存地址： 4 3 2 1 0 00001 00010 00011 00100 00101 00110 00111 01000 01001 01010 01011 01100 01101 01110 01111 10000 10001 10010 10011 10100 10101 10110 10111 11000 11001 11010 11011 11100 11101 11110 11111 模块(分体)号块内字地址 数据寄存器MDR（16位） DB（16位） 多 模 块 的 顺 序 编 址 方 式 整个 内存 需地 址寄 存、 数据 寄存 和读 写控 制电 路各 一套。 16位16位16位 16位 译码器 00000 数据总线DB（16位） 内存地址： 4 3 2 1 0 000010001000011 00100001010011000111 01000010010101001011 01100011010111001111 10000100011001010011 10100101011011010111 11000110011101011011 11100111011111011111 模块(分体)号 块内字地址 译码器 寻找模块 多 模 块 的 交 叉 编 址 方 式 MDR0MDR3MDR2MDR1 MAR0MAR3MAR2MAR1 16位16位16位16位 n个并行的 存储体具有 各自的地址 寄存器的地 址译码、驱 动、读放等 电路 三、多体交叉存储器的工作原理 （Interleaved memory） v1、地址交叉排列的目的 v获得比单体或多体顺序排列方式更高的频宽 。 v【例】在一个具有4个存储体的多体交叉存储 器中，如果处理器的访存地址为以下十进制 值；求该存储器比单体存储器的平均访问速 率提高多少（忽略初启时的延迟）？（0001 为第一个地址。） （1）0001，0002，0003，0100 （2）0002，0004，0006，0200 （3）0003，0006，0009，0300 （1）4倍 （2）2倍 （3）4倍 2、多体交叉存储体分时工作原理 无论多体存储器中有几个分体，CPU与主 存之间数据通路仍是一个字长的W位。 n个W位如何在一个存储周期Tm中读出？ 一般采用分时启动分体的分时读出法： 设有n个分体（模块），各自的存取周期都是 Tm；则第一个分体启动后，每隔1/n个Tm再 启动下一个分体。 例：设有4体交叉的存储器，分时即每隔1/4Tm 启动一个分体，见图示。 分时启动各个分存储体的示意图（以四体交叉 存储器为例） M3 M2 M1 M0 1/4 2/4 3/4 1 2 t(Tm) 可见多体交叉存储器是一种采用流水方式工作 的并行存储器系统。 v3、交叉存取度（计算问题） v（1）概念与例题说明 v设多体中各分体（模块）字长等于数据总线 宽度； v又设各模块存取周期为T，总线传送周期为 ，存储器的模块数为m，为了实现流水存取 ，应满足： vT= m vm=T/叫做交叉存取度。 vT与的数值对比。 vt1=T+（m-1）为交叉存储器连续取m个字 所需时间； vt2=mT为顺序存储器连续取m个字所需时间 。 v【例4】设存储器容量为32字，字长64位， 模块数m=4，分别用顺序方式和交叉方式进 行组织。存储周期T=200ns，数据总线宽度 为64位，总线传送周期=50ns。问顺序存储 器和交叉存储器的带宽各是多少？ v解：二者读出4个字的信息量均为64 X 4=256位；所需时间分别为： vT1=T+（m-1）=350ns vT2=mT =800ns v带宽分别为： vW1=256/350=73 X 107位/s vW2=256/800=32 X 107位/s v？带宽的物理含义。Bm=W/Tm：单位 时间里存储器所存取的信息量。 T 时间 字模块 W0 M0 W1 M1 W2 M2 W3 M3 W0 M0 初启延迟 P.102图3.31流水方式存取示意图 v（3）有关多体交叉存储器的书后习题： P.125习题8、 P.126习题13 8、设存储容量为64M，字长为64位，模块数 m=8，分别用顺序和交叉方式进行组织。存 储周期T=100ns，数据总线宽度为64位，总 线传送周期=50ns。求：顺序存储器和交叉 存储器的带宽各是多少？ 解答： m=8，从存储器读取8个字的位数为 W=8 X 64（位） v顺序存储器要取的8个字在同一分体（模块） 内，所用时间为 v t2=8 X Tm=8 X 100=800（ns） 频宽为 Bm2=W/t2=6.4 X 108（bits/s） v交叉存储器要取的8个字在8个模块内，所用 时间为 t1=Tm+（m-1）X（总线传送周期） =100+7 X 50=450（ns） 频宽为 Bm1=W/t11.14 X 109（bits/s） (比较大小。) v13、某机器采用四体交叉存储器，今执行一 小段循环程序，此程序放在存储器的连续地 址单元中。假设每条指令的执行时间相等， 而且不需要到存储器存取数据，请问在下面 两种情况中（执行的指令数相等），程序的 运行时间是否相等？ v（1）循环程序由6条指令组成，重复执行80 次。 v（2）循环程序由8条指令组成，重复执行60 次。 v解答： v方法有两种，请比较。 v【方法一】 指令1 指令5 指令2 指令6 指令3指令4 指令7指令8 M0M3M2M1 （1）T1=（T+3 +T+ ） X 80=160T+320 （2）T2（T+3 +T+ 3） X 60=120T+360 T1-T2=40（T-） T1T2 T 指令1 指令5 指令2 指令6 指令3指令4 指令7指令8 M0M3M2M1 （1）T1=（T+7 ） + 8 X 79=T+639 （2）T2=（T+7 ） + 8 X 59=T+479 T1-T2=160 T1T2 v【方法二】 v4、多体交叉存储器的几点补充说明 v（1）采用低位交叉方式工作的存储器实际是 一种流水方式工作的并行存储器系统。能够 大幅度提高主存储器的速度，在共享主存的 多机系统及许多高速的单机系统中用作主存 。 v（2）增加存储体个数（多模块的块数）可提 高主存速度，但是，主存速度并非随存储体 个数增加而线性提高。 v（3）多体交叉存储器在提高频宽的同时也扩 大了容量，但使用该技术的主要目的是为了 速度而不是容量。 5、多体交叉存储器的组成框图 I/O处理器 CPU M0M1M2M3 总 线 控 制 IOP 地址地址地址地址 存 储 器 控 制 器 存控的作用组织多体并行工作， 实现分时流水读出，管理信息流动次序和方向。 6、一个多体交叉存储器的例子 某机地址总线宽度为24位，字节寻址，数据总 线宽度为32位。用现有的256KX4位的DRAM 芯片组成该机主存并在其中使用模2（二个模 块）交叉存储器的一种构成方案如下： （1）用8片256KX4位的DRAM芯片并联成 256KX32位的一个模块；（容量1MB） （2）用2个上述模块构成一个512KX32位的模 2（二体交叉）存储器； （容量2MB） （3）将8个上述模2存储器串联成4MX32位的 主存。（容量16MB） 由以下方框图了解其主要构成及寻址过程： （教材P.103图3.32） 字节 3 字节 2 字节 1 字节 0 8 8 8888 8 8 数据总线（32位） 字节 0 字节 1 字节 2 字节 3 模块0 （256KX32位） 模块1 （256KX32位） 字节 允许 A23 A21 A20 A3 A2 BE3 BE0 块 地址 CAS3 CAS2 CAS1 CAS0BE3 BE0 CAS CASCAS CAS CAS CAS CAS CAS RAS0 A2=0有效 RAS1 A2=1有效 99 A8A0A8A0 体(8)18位块内字地址主存地址 教材P.103图3.32 二模块交叉存储器方框图 3.4.3 相联存储器（CAMContent Access Memory） 一、相联存储器的实质（工作原理） v按内容访问的存储器。 v“内容”指存储单元中一个子段（字段）。 v将数据字的某字段作为关键字，给出要找数 据字的关键字的值，用它与存储体中所有单 元进行比较，找出关键字相同的数据字，且 ，有多少个找出多少个。 二、相联存储器的结构与功能 结构框图如下： 检索寄存器（n位）