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星期三作业 1.双进程 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY s_machine IS PORT ( clk : IN STD_LOGIC; reset : IN STD_LOGIC; ina : IN STD_LOGIC_VECTOR (0 TO 2); outa : OUT STD_LOGIC_VECTOR (0 TO 3) ); END s_machine; ARCHITECTURE behv OF s_machine IS TYPE FSM_ST IS (s0, s1, s2, s3); SIGNAL current_state, next_state: FSM_ST; BEGIN REG: PROCESS (reset, clk) BEGIN IF reset = 1 THEN current_state next_state outa outa next_state current_state outa outa current_state next_state IF ina = “000“ THEN next_state IF ina = “110“ THEN next_state next_state IF ina = “101“ THEN outaoutaouta IF ina = “101“ THEN outa=“1101“; END IF; IF ina = “011“ THEN outa=“1110“; END IF
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