专用集成电路设计-2010(5).ppt

1、专用集成电路设计,授课教师：张立文 电子信息工程学院,河南科技大学,2009-10-21,2020/9/27,2,CMOS与非门； CMOS或非门； CMOS与或非门； CMOS异或门； CMOS同或门； CMOS数据选择器； CMOS三态门和钟控CMOS逻辑电路； CMOS全加器,2020/9/27,3,4.3 全互补CMOS集成门电路,CMOS采用正逻辑，由NMOS管组成的逻辑块电路和由PMOS管组成的逻辑块电路分别代替（反相器中)单个NMOS管和单个PMOS管。 对于NMOS逻辑遵循“与串或并”的规律；对于PMOS管逻辑块，则遵循“或串与并”的规律。在这种全互补集成电路中，P管数目和N管

2、数目是相等的。,管子个数=输入变量数2,2020/9/27,4,4.3.1 CMOS与非门设计 F=AB,1. 电路 CMOS与非门电路如图 4-21所示，其中NMOS管串联，PMOS管并联，A、B为输入变量，F为输出。,图 421 CMOS与非门,NMOS “与串或并”,PMOS “或串与并”,2020/9/27,5,2. 逻辑功能,与非门所用管子数： M = 输入变量数2,2020/9/27,6,3. 与非门的RC模型及tr、 tf计算,图 4-22 (a)、与非门的RC模型,(b)、输出信号上升和下降时间,与非门输出信号: 下降时间：tf=2.2(RN1+RN2)CL2.22RN1CL

3、上升时间：tr=2.2RP1CL/2=2.2RP2CL/2 （一般情况） tr=2.2RP1CL=2.2RP2CL （最坏情况）,2020/9/27,7,(1)、 如果要求下降时间与标准反相器相同， 则要求RN1减小一倍， 那么与非门的NMOS管的宽长比(W/L)N比标准反相器的NMOS管的宽长比(W/L)ON要大一倍， 即,那么与非门NMOS管宽度W要比标准反相器的NMOS管大一倍。,由此可见：,(2)、 如果要求上升时间tr与下降时间tr一样， 则2RN1=RP1，,根据 ， 有,即PMOS管的尺寸比NMOS管稍大一点。,2020/9/27,8,4. 与非门的版图设计,2020/9/27,

4、9,图中一个NMOS的衬底不接地， 所以该管的UBS0, 存在体效应， 该管的阈值电压将比UBS=0 的NMOS管阈值电压要大， 约为：,5. 与非门中的体效应,2020/9/27,10,CMOS或非门电路如图所示，NMOS管并联，PMOS管串联。,1. 电路,2. 逻辑功能,4.3.2 CMOS或非门设计 F=A+B,2020/9/27,11,或非门的RC模型如图所示，由图可得，该电路的延时：,(双管导通),(单管导通，最坏情况),3. RC模型及tr、 tf,tr=2.2(RP1+RP2)CL=2.22RP1CL,上升时间：,下降时间：,2020/9/27,12,4. 或非门的版图设计,若

5、要求驱动能力与标准反相器相同， 则 2RP1=RN1,根据 ，,则：,N管并联，P管串联，且P管的(W/L)P比N管的(W/L)N要大得多。,2020/9/27,13,CMOS与或非门要实现的逻辑函数为：F=A+CD 1. 电路 (1)、NMOS逻辑块电路的设计。根据NMOS逻辑块“与串或并”的规律构成N逻辑块电路，如图 4-26所示。,4.3.3 CMOS与或非门和或与非门设计,图 4-26 NMOS逻辑块电路,2020/9/27,14,(2)、 PMOS逻辑块电路的设计 根据PMOS逻辑或串与并的规律构成PMOS 逻辑块电路。,2020/9/27,15,(3)、将NMOS逻辑块与PMOS逻

6、辑块连接，接上电源和地，构成完整的逻辑电路，如图所示。,图 4-28 实现与或非运算的电路,2020/9/27,16,3. 与或非门的RC模型及管子尺寸设计：,图中，RP1=RP2RP3=RP4, RN1RN2=RN3RN4。 最坏情况下，晶体管驱动CL充电时，S5、S6导通一个，S3、 S4导通一个。放电时，S1、S2导通一个。 因此有tr=2.2(RP1+RP3)CL=2.22RP1CL tf=2.2(RN1+RN2)CL=2.22RN1CL,(W/L)p=2.6 (W/L)N,若要求驱动能力一致，RP1=RN1， 则：,2020/9/27,17,3. 另一种与或非门和或与非门电路,202

7、0/9/27,18,三态门是具有三种输出状态的逻辑门，这三种状态分别是高电平、低电平和高阻态。与普通反相器不同的是，三态门增加了使能控制信号，如图所示。,4.3.4 CMOS三态门和钟控CMOS逻辑电路,电路,逻辑功能,2020/9/27,19,第一个反相器由V1、V2组成，并由UDD供电，其输出为A。 第二个反相器由V5、V6组成，其输入为B。该反相器是一个特殊的反相器，它不直接接电源UDD，而是由A和A供电，当A为1时才正确加电而工作，而A=0时，第二个反相器的供电电压极性是相反的，所以截止。 传输门由V3、 V4组成，其控制电压为A和A。,4.3.5 CMOS异或门设计,用两个CMOS反

8、相器和一个CMOS传输门构成的异或门电路如下图。,2020/9/27,20,逻辑关系见下表：,2020/9/27,21,4.3.6 CMOS同或门设计,与异或门比较，同或门电路是将传输门、第二个反相器的PMOS管和NMOS管的位置互换了。A=0，1和2反相器工作，传输门截止，F=B； A=0，F=B。,同或门的函数式为：,同或门电路,异或门电路,2020/9/27,22,数据选择是指在多个输入中选择一路信号输出。 使用最普遍的数据选择器是双路选择器，即2选1电路，它根据“地址”从两路中选择一路信号输出。用两个传输门可组成一个2选1电路。,4.3.7 CMOS数据选择器传输门的应用,2020/9/27,23,4.3.9 CMOS全加器,逻辑关系：,真值表：,其中A、B分别为加数与被加数，Ci为低位向本位的进位值，S为“和”，Co为本位向高位的进位值。,2020/9/27,24,全加器电路：,2020/9/27,25,全加器进位信号,传输门5和6构成2选1选择器， 用 和 作为控制 信号，A和Ci作为输入信号。,则,A=B=1， Co=1=A=B A=B=0， Co=0