数字电子技术基础课件.ppt

1、数字电子技术基础,教材阎石：数字电子技术基础（第四版）,第一章,第五章,第四章,第三章,第二章,第八章,第七章,第六章,第九章,制作：王开全,第一章：逻辑代数基础,1.1概述 1.2逻辑代数中的三种基本 运算 1.3逻辑代数的基本公式和 常用公式 1.4逻辑代数的基本定理 1.5逻辑函数及其表示方式 1.6逻辑函数的公式化简法 1.7逻辑函数的卡诺图化简 法 1.8具有无关项逻函及其化简,1.1 概 述,1.1.1 数字量和模拟量,模拟量：,随时间是连续变化的物理量。 特点：具有连续性。,表示模拟量的信号叫做模拟信号。,工作在模拟信号下的电子电路称为模拟电路。,数字量：,时间、幅值上不连续的物

2、理量。 特点：具有离散。,表示数字量的信号叫做数字信号。,工作在数字信号下的电子电路称为数字电路。,1.1.2 数制和码制,一、数制,通式：,1、十进制(Decimal),有十个数码：0、1、9； 逢十进一（基数为十）； 可展开为以10为底的多项式。,如：（48.63）,2、二进制（Binary),有两个数码：0、1； 逢二一（基数为2）； 可展为以2为底的多项式。,如：,式中：,同理：用同样方法可分析十六进制数，此处不再说明。,下面说明十进制与二进制间的对应关系：,二、数制转换,2、十二,整数部分：除2取余法,19,9 18 1,10011,（19）D（）B,小数部分：乘2取整法,例：（0.

3、625）D（）B,0.625,2,1.250,0.50,1.0,0.101,方法：从小数点开始左右四位一组，然后按二、十进制的对应关系直接写出即可。,如：（110110010.11011）B,=（1B2.D8）H,B,2,1,D,8,二、码制,内容见下表,例如，一位十进制数09十个数 码，用四位二进制数表示时，其代码称为二 十进制代码，简称 BCD代码。,用不同的数码表示不同事物的方法，就称为编码。为便于记忆和处理，在编码时必须遵循一定的规则，这些规则就称为码制。,BCD代码有多种不同的码制：,8421BCD 码、,2421BCD码、,余3码等，,十进制,编码种类,0,1,2,3,4,5,6,

4、7,8,9,权,8421码,0 0 0 0,0 0 0 1,0 0 1 0,0 0 1 1,0 1 0 0,0 1 0 1,0 1 1 0,0 1 1 1,1 0 0 0,1 0 0 1,8 4 2 1,1.2 逻辑代数中的三种基本运算,逻辑代数(布尔代数),用来解决数字逻辑电路的分析与设计问题。,参与逻辑运算的变量叫逻辑变量，用字母A，B表示。每个变量的取值非0 即1。逻辑变量的运算结果用逻辑函数来表示，其取值也为0和1。,0 、1的含义,在逻辑代数及逻辑电路中，0和1已不再具有值的概念。仅是借来表示事物的两种状态或电路的两种逻辑状态而已。,2、与逻辑真值表,3、与逻辑函数式,4、与逻辑符号

5、,5、与逻辑运算,A B,Y,0 0,0 1,1 0,1 1,0,0,0,1,一、与逻辑运算,1、与逻辑定义,某一事件能否发生，有若干个条件。当所有条件都满足时，事件才能发生。只要一个或一个以上的条件不满足，事件就不发生，这种决定事件的因果关系“与逻辑关系”。,二、 或逻辑运算,A B,0 1,1 0,1 1,Y,0,1,1,1,2、或逻辑真值表,3 、 或逻辑函数式,4 、 或逻辑符号,Y=A+B,0+0=0； 0+1=1； 1+0=1； 1+1=1,5、或逻辑运算,1、或逻辑定义,0 0,某一事件能否发生，有若干个条件。只要一个或一个以上的条件满足，事件就能发生；只有当所有条件都不满足时，

6、事件就不发生，这种决定事件的因果关系“或逻辑关系”。,三、 非运算,条件具备时，事件不能发生；条件不具备时事件一定发生。这种决定事件的因果关系称为“非逻辑关系”。,5 、 非逻辑运算,4、 非逻辑符号,3 、非逻辑函数式,2、非逻辑真值表,A,Y,0,1,1,0,1 、非逻辑定义,四、 几种最常见的复合逻辑运算,1 、 与非,2 、 或非,3 、 同或,4 、 异或,1.3 逻辑代数的基本公式和常用公式,9,试证明： A+AB=A,1) 列真值表证明,2) 利用基本公式证明,A+BC,AB+C,二、推广举例,A B,A+AB,A,0,0,1,1,A+AB=A(1+B)=A1=A,常用公式的证明

7、与推广,一、证明举例,1.4、逻辑代数的基本定理,1.4.1代入定理,在逻辑代数中，如将等式两边相同变量都代之以另一逻函，则等式依然成立。,1.4.2反演定理,将逻函中的“+”变“”，“”变“+”；“0”变“1”，“1”变“0”；原变量变反变量，反变量变原变量，所得新式即为原函数的反函数。,将逻函中的“+”变“”，“”变“+”；“0”变“1”，“1”变“0”；变量不变，所得新式即为原函数的对偶式。,1.4.3对偶定理,1.5 逻辑功能的描述方法,1.5.2真值表,1.5.1 逻辑函数表达式,0,0,0,0,0,1,1,1,上述逻函的真值表如右表所示。,逻函是以表达式的形式反应逻辑功能。,真值表

8、是以表格的形式反应逻辑功能。,1.5.3逻辑图,以逻辑符号的形式反应逻辑功能。与上述逻函对应的逻辑电路如下,逻辑功能还有其它描述方法。,1.5.4各种逻辑功能描述方法间的转换关系,例：已知逻辑图，求其真值表。,解：先由逻辑图写出逻函表达式，再将逻函表达式化为与或式并以此列出真值表。,00,01,10,11,0,0,1,1,1.6逻函的公式化简法,1.6.1化简的意义,先看一例：,先学做人后学专业,与或表达式,与或非表达式,与非与非表达式,或非或非表达式,或与表达式,1.6.2 化简的原则,1、表达式中乘积项最少（所用的门最少）； 2、乘积项中的因子最少（门的输入端数最少）； 3、化为要求的表达

9、形式（便于用不同的门来实现）。,1.6.3 公式化简法,例1：,例2：,例3：,人的核心竞争力是“学习”,1.7逻函的卡诺图化简法,公式化简法建立在基本公式和常用公式的基础之上，化简方便快捷，但是它依赖于人们对公式的熟练掌握程度、经验和技巧，有时化简结果是否为最简还心中无数，而卡诺图化简法具有规律性，易于把握。,1.7.1 逻函的标准形式,逻函有两种标准表达形式，即最小项和最大项表达形式，这里主要介绍最小项表达形式。,一、最小项,定义：设某逻函有个变量，是个变量的一个乘积项，若中每个变量以原变量或反变量的形式出现一次且只出现一次，则称为这个逻函的一个最小项。,如：Y（A、B、C、D）ABCD+

10、ABCD+ABC,1、最小项性质,、个变量必有且仅有2最小项,约定：原变量用“1”表示； 反变量用“0”表示。,注：用编号表示最小项时，变量数不同，相同编号所对应的最小项名也不同。,、所有最小项之和恒等于1,1、最小项性质,、个变量必有且仅有2最小项,约定：原变量用“1”表示； 反变量用“0”表示。,注：用编号表示最小项时，变量数不同，相同编号所对应的最小项名也不同。,、所有最小项之和恒等于1,根据这一性质知，逻函一般不会包含属于它的所有最小项。,2、最小项的求法,注：,在真值表中，逻函所包含的最小项恰是逻函取值为“1”所对应的项，如：,逻函的最小项表达形式是唯一的。,二、最大项自学,1.7.

11、2 逻函的卡诺图表示法,一、逻辑相邻项,定义：在逻函的两个最小项中，只有一个变量因互补而不同外，其余变量完全相同。,如：,与,显然，在真值表中，几何相邻的两个最小项未必满足逻辑相邻。那么，能否将真值表中的最小项重新排列从而使得几何相邻必逻辑相邻呢？答案是：能，那就是真值表！,ABC,A,0,4,3,2,1,7,6,BC,0,1,00,01,11,10,5,A,BC,二变量：,珍爱环境就是珍爱生命,四变量：,请同学们考虑它的相邻关系。,二、相邻项的合并规则,两个相邻项合并可消去一个变量，如：,四个相邻项合并可消去两个变量， 如：,八个相邻项合并可消去三个变量，如：,同理：,十六个相邻项合并可湔去

12、四个变量； 以此类推。,1.7.3 逻函的卡诺图化简法,化简原则：,被圈最小项数应等于2个；,卡诺圈应为矩形且能大不小；,最小项可被重复圈但不能遗漏；,每圈至少应包含有一个新有最小项。,例1：,Y（0，1，3，5，7）,1,1,1,1,1,例2：,Y（0，4，5，7，15）,1,1,此例说明：逻函化简的结果不一定是唯一的，但最简程度一定是唯一的。,例3：,1,1,1,1,Y,BD,+ABC,1,1,1,1,例3：,Y=m(1,2,3,4,5,6,7,8,9,10,11,12,13,14),1,1,1,1,1,1,1,1,1,1,1,1,1,1,0,0,圈“1”法：,圈“0”法：,1.8约束逻函

13、的化简法,1.8.1 约束项和约束条件,在8421BCD码中，m10m15 这六个最小项是不允许出现的，我们把它们称之为约束项（无关项、任意项）。,（10，11，12，13，14，15）0称为约束条件。,1.8.2 约束逻函的化简,例：设A、B、C、D为一位8421BCD码，当C、D两变量取值相反时，函数值取值为1，否则取值为0，试写出逻函的最简表达式。,解：,先列出该逻辑问题的真值表：,此例说明：卡诺图不仅可以化简逻函，还可以转换表达形式。,0,1,0,0,0,0,1,1,1,1,1,1,1,1,1,第二章：门电路,2.1概述,2.2二、三极管的开关特性,2.3最简单的与、或、非门电路,2.

14、4TTL门电路,2.5CMOS门电路,2.2二、三极管的开关特性,2.2.1 二极管的开关特性,2.1概述,用以实现基本逻辑运算和复合逻辑运算的单元电路统称 为 门电路,一、门电路,二、正、负逻辑,2.2.2 三极管的开关特性,截止区,放大区,饱和区,截止区：,II0，VV,饱和区：,IV/(Rc)=Ics，V0V,2.3最简单的与、或、非门电路,2.3.1 二极管与门,约定：电平,高电平“1”,低电平“0”,Y=AB与逻辑功能,2.3.2 二极管或门,Y=A+B或逻辑功能,人自然,2.3.3 三极管非门,一、当0V时,所以VT截止，IC=0，VO=5V。,2V，,二、当Vi=5V时,设：T导

15、通，则：VBE0.7V，所以，,I1 I2 I 0.43A，,而,又因为IIBS，所以T饱和导通，0V,2.4TTL门电路,2.4.1 TTL反相器,一、电路结构及工作原理,1、输入A0.2V（VIL）,T1导通，VB10.9V，,VIL0.2V,0.9V,T2、T4截止，IB1(VCCVB1)/R1 =1.025A。,VIL0.2V,0.9V,Y（输出）VCCVR2VBE3VD23.4VVOH。,VO3.4V,2、输入A3.4V（VOH）,T1集电结导通、T2、T4饱和，VB12.1V，,2.1V,VIH3.4V,T1发射结反偏，,T1深度饱和，,0.7V,0.9V,VE2VB1VBC1VB

16、ES22.1V0.7V0.7V0.7V，,VC2 VE3,VCES20.7V0.2V0.9V，,所以T3、D2截止，VO0.2V。,VO0.2V,二、电压传输特性o（VI）,VTH,VTH称为阈电压或门槛电压，约为1.4V。,然后根据电压传输特性曲线由：,三、输入噪声容限,一般大约：,VIL（）0.8V；,VIH（）2.0V。,VOL（）0.4V。,VOH（）2.4V；,VIH（）。,VOH（）,VIL（）；,VOL（）,通常，很难保证输入、输出电平在正常值上始终不变，,首先规定：,VOH（）,VIH（）,VIL（）,VOL（）,VOL（）,VOH（）,定义：,VNLVIL（）VOL（） 0.

17、8V0.4V0.4V；,VNHVOH（）VIH（） 2.4V2.0V0.4V,噪声容限反应了门电路的抗干扰能力。,2.4.2TTL反相器输入、输出特性,一、输入特性I（I）,IIS称为输入短路电流；,IIH称为高电平输入电流。,二、输出特性O（L）,1、高电平输出特性,74系列门电路输出高电平时的L不能超过0.4A。,2、低电平输出特性,3、扇出系数NO,IOH,L,输出高电平时的NO :,NOH=IOH(max)/IIH=0.4/0.04=10。,NOL=IOL(max)/IIS=16/1=16。,OH,输出低电平时的NOL :,IIS,OL,L,春,三、输入端负载特性I（RI）,I(VCC

18、VBE1)RI/(RI+R1)=(50.7)RI/(RI+4)=4.3RI/(RI+4),2.4.4其它类型的TTL电路,一、与非门、或非门、与或非门等,2.4.3TTL反相器动态特性自学,二、OC(Open Collector Gate)门和TS(Three-State Output)门,问题的提出：,VOL,VOH,过电流,1、OC门,典型TTL门 电路的输出端不能并接使用。,RL,称上拉电阻。,选择方法如下：,VOH,VOH,VOH,式中：,IOH,输出三极管截止时的漏电流；,ILM,输出三极管允许的最大电流；,m,负载门的个数，若负载门输入端为或运算，则m应为输入端数。,VOL,2、T

19、S门,当EN=1时：,当EN=0时：,T3、T4均截止，输出呈高阻 态(禁态)。,高电平有效：,低电平有效：,虽然OC门和TS门都能实现线与，但OC 门的优势在于通过外接不同的电源电压可获得不同的输出高电平；而TS门的优势在于可方便地构成总线结构。如：,单总线：,双总线：,2.5 其它类型的双极型数字集成电路,以下电路仅作扼要介绍。,2.4.5 改进型TTL电路,74H系列、74S系列、74LS系列等。,ECL电路、I2L电路。,静,2.6CMOS门电路,2.6.1CMOS反相器,1、电路结构及工作原理,则：输入与输出间为非逻辑关系。,2、电压传输特性和电流传输特性,2.6.2CMOS反相器的

20、输入、输出特性,2.6.3CMOS与非门,2.6.4CMOS传输门和双向开关,第三章：组合逻辑电路,3.1概述,3.2组合逻辑电路的分析方法和设计方法,3.3若干常用的组合逻辑电路,3.4组合逻辑电路中的竞争冒险现象,3.1概述,电路特点：,功能特点:,任意时刻的输出信号只与此时刻的输入信号有关，而与信号作用前电路的输出状态无关。,不包含有记忆功能的单元电路，也没有反馈电路。,组合逻辑电路的特点:,数字电路,组合逻辑电路,时序逻辑电路,3.2组合逻辑电路的分析方法和设计方法,3.2.1组合逻辑电路的分析方法,已知逻辑电路,分析逻辑功能, 由逻辑电路写出逻函表达式；,分析步骤：, 化简逻函并变换

21、为与或式；,列真值表，判断其功能。,例：试分析图示电路的逻辑功能 。,解：,1,1,0,0,0,0,0,0,功能：, 检测三位二进制码是否相同；, 检测三台设备的工作状态是否相同；, 检测三个输入信号是否相同。,3.2.2组合逻辑电路的设计方法,已知逻辑功能,设计实现电路,设计步骤：, 画出逻辑图并选择适当的器件实现逻函。, 列真值表；, 写出逻函表达式并化简为适当的形式；, 分析逻辑功能确定输入变量、输出函数；,例：电路设计一三人表决电路 。,解：,设：分别用A、B、C代表三的意见，取值,Y代表表决结果，Y=,1,0,0,0,1,1,0,1,3.3几种常用的组合逻辑电路,3.3.1编码器,一

22、、普通编码器,编码：用文字、符号、数字表示特定对象的过程。如电话号码、运动员编号、姓名等均属编码。,特指：把输入的每一个高低电平信号编成一个对应的二进制代码的电路。,3位二进制编码器(8线3线编码器)：, 任一时刻仅允许有一个输入端为高电平(有效)约束。,由真值表写出逻函表达式并利用约束项化简可得：,二、优先编码器,特点：允许多个输入信号同时有效，但只对优先权最高的一个输入信号进行编码。, 8线3线编码器74LS148：,电路见P141：F3.3.3,由电路易得：,0，编码器工作；,1，编码器不工作。,低电平有效。,逻辑符号：,用二片74LS148扩展为16线4线编码器：,A15,A14,Z1

23、,A8,A3,Z2,Z3,Z0,A12,A13,A9,A10,A11,A7,A6,A5,A4,A2,A1,A0, 10线4线(8421BCD码)编码器74LS147,电路见P144 F3.3.5：,节能型,3.3.2译码器,译码是编码的逆过程，它是将输入的代码转换成对应的高低电平输出。,一、二进制译码器,3位二进制译码器（3线-8线）：,输入：A2A1A0代表3位二进制码。,输出：Y7Y0代表07八个数码。,集成3线8线译码器74LS138，电路见P146、F3.3.8。,功能表,二、BCD码(4线10线)译码器,逻辑符号,8421BCD码译码器74LS42,A3A2A1A0：输入，表示842

24、1BCD码；,Y0Y9：代表09十个数码。,用二片138扩展为4线16线译码器：,三、显示译码器,显示器,驱动器,代 码,常见的显示器,发光二极管LED；,液晶LCD。,1、七段字符显示器(数码管),译码器,2、BCD七段显示译码器,据8421BCD码和数码管工作原理可列出真值表：,由真值表可求出各输出端逻函表达式，如：,同理可得：,据此，可画出逻辑电路图。,集成BCD码七段显示译码器7448：,电路见P155 F3.3.15，其逻辑符号为：,电路由两部分组成：,0，七段全亮；,1，电路正常译码。,00,3.801,0,7447介绍：,其功能与7448完全相同，仅是输出为低电平有效，可作来驱动

25、共阳极组的LED显示器。,3.3.3数据选择器,一、数据选择器的工作原理,D1,D0,D2,D3,二、集成数据选择器,双四 选一数据选择器74LS153：,两个数据选择器公用地址输入端和电源。,八选一数据选择器CC4512：,功能表为：,3.3.4加法器,先看一例：,此例说明：只有最低位为两个数码相加，其余各位都有可能是三个数码 。加得的结果必须用二位数来表示，一位反应本位和，一位反应进位。,一、1位加法器,半加器,CO=AB,全加器,二、多位加法器,串行进位：,3.3.5数值比较器,一、1位数值比较器,二、多位数值比较器,A=A3A2A1A0,B= B3 B2 B1 B0,3.3.6用集成器

26、件设计组合逻辑电路,一、用译码器设计,例1：用74LS138实现下列一组逻函,解：,先将逻函表达为最小项形式：,若令：A=A2，B=A1，C=A0，则有：,二、用数据选择器设计,一般说来，4选1数选器可实现3变量以下的逻函，8选1数选器可实现4变量以下逻函，在允许添加门电路时，可实现任一逻函。,解：,A,B,Z,若令A1=A，A0=B，Y=Z，则通过比较对应项可得：,C,1,0,0,解：,若令A2=A，A1=B ，A0=C ，Y=Z，则：,A,B,C,00,Z,润,3.4组合逻辑电路中的竞争_冒险现象,当BC0时，YAA应恒等于0，但考虑tpd后，输出端出现了正的干扰脉冲。,消除方法：,在电路

27、输出端接入滤波电容。,在电路输入端加选通脉冲。,在逻函中增加冗余项。,第四章：触发器,4.1概述,4.2触发器,4.3触发器的电路结构和逻辑功能间的 关系,锲 而 不 舍 金 石 可 镂,4.1概述,具有记忆功能的逻辑单元称为触发器。触发器是构成时序电路的基本单元。,特点：,具有两个稳定的状态“0”和“1”；,根据需要可以置“0”、置“1”。,分类：,功能,RS,JK,D；,T,T,结构,基本RS,同步RS,主从型。,边沿型,4.2触发器,4.2.1基本RS触发器,一、电路结构,两与非门交叉耦合而成。,用Q端的状态表示触发器的状态。,二、工作原理,维持,置0,0,置1,1,约束,1*,真值表,

28、0,1,1,1,1,0,0,0,1,1,1,1,1,0,0,0,1,0,0,1,1,0,0,1,0,0,1,1,0,0,1,1,1,1,Q,SD,RD,或非门,时序图,Q,状态不定,动作特点,输入信号时刻决定着输出状态。,逻辑符号,与非门,或非门,结构简单。,输入信号存在约束。,电路每时每刻都接收输入信号。,三、优缺点,4.2.2同步RS触发器,一、电路结构,由基本RS触发器和导引门组成。,二、工作原理,11,10,0 1,00,Qn+1=0,0,约束,1,Qn+1=1,1,Qn+1=Qn,0,1,1,1,1,1,0,0,0,0,0,1,1,1,1,0,0,0,0,1,0,0,1,0,1,1,

29、动作特点,在CP0时，不接收输入信号，在CP1时才,接收。输入信号决定触发器的翻转方向（状态），时钟脉冲决定触发器的翻转时刻，这是所有具有CP的触发器的共同特点。,时序图,R,CP,S,Q,干扰,错误,逻辑符号,三、缺点, 输入仍有约束, 抗干扰能力差,四、触发器逻辑功能的描述方法,真值表,时序图,特性方程,状态转换图,0,1,R=0,S=1,R=1,S=0,4.2.3主从型触发器,1、电路结构,2、工作原理,由两个同步RS触发器串接和一个电子开关组成。,0 0,0,0,0,0,1,1,1,0,0,1,1,0,0,1,1,0 1,0,1,0,0,1,1,1,1,1 0,0,0,1,1,0,0,

30、1,1 1,0,1*,1,一、主从RS触发器,动作特点,输入信号分两步走，在CP1时将,输入信号接收到主触发器中，在CP0时再将输入信号存入到从触发器内。,时序图,CP,R,S,Q,Q,干扰，波形会怎样？,逻辑符号,3、优缺点, 输入信号无约束。, 易受干扰。,二、主从JK触发器,1、电路结构,在主从RS触发器的基础上增加两根反馈线就构成了主从JK触发器。,2、工作原理,因为与主从RS基本相同，所以仅分析J=K=1，Q=0这一种情况。,0,0,0,0,1,1,1,1,1,1,规律,JK,J=K,J=K=0,J=K=1,Qn+1=J,维持,计数,特性方程,时序图,Q,对输出状态有无影响？,动作特

31、点,在CP=1期间，要求输入信号应稳定不变，否则有可能导致触发器误动作。,逻辑符号,多输入：,3、优缺点, 功能最强。, 易受干扰。,4.2.4边沿型触发器,一、COMS传输门边沿型触发器,工作原理,0,0,0,0,1,0,0,0,0,1,1,1,1,1,1,1,1,0,0,0,0,0,1,1,1,1,1,0,0,0,1,1,动作特点,仅在CP由01的瞬间接收输入信号，其它时间输入信号的变化对触发器状态无影响。,优缺点, 抗干扰能力强，可靠性高。, 功能简单。,二、维持阻塞触发器,1、电路结构,由基本RS触发器和维持阻塞电路组成。,2、工作原理,4,3,2,1,置“0“维持线,置“1“阻塞线,

32、置“0“阻塞线,置“1“维持线,0,0,0,0,0,0,1,1,1,1,1,1,0,0,0,0,0,1,1,1,1,1,特性方程,动作特点,在CP由01时，触发器按输入信号改变状态，在CP=1期间，即使输入信号改变，由于维持阻塞的作用，触发器的状态也不会改变，从而有效地提高了工作的可靠性。,Q,CP,D,误动作否？,时序图,逻辑符号,4.3触发器的电路结构和逻辑功能间的关系,触发器的逻辑功能和触发器的电路结构之间没有必然的联系，同一种逻辑功能的触发器可以由不同的电路结构类型，同一种电路结构的触发器可以做成不同的逻辑功能。,4.2.5T及T触发器,T：T=0时，维持；T=1时，计数。,T：仅有计

33、数功能。,5.1 概述,5.2 时序逻辑电路的分析方法,5.3 若干常用的时序逻辑电路,5.4 时序逻辑电路的设计方法,第五章 时序逻辑电路,5.1 概述,反馈电路将存储电路的输出状态反馈到组合逻辑电路的输入端，与输入信号一起共同决定电路的输出。,时序逻辑电路的特点,1、功能特点,而且取决于上一个时刻的输出状态。,包含组合逻辑电路、存储电路及反馈电路。,任一时刻的输出信号不仅取决于此时刻的输入信号，,2、电路特点,5.2 时序逻辑电路的分析方法,5.2.1 同步时序电路的分析方法,步骤：,1.由逻辑电路写出各触发器的驱动方程；,2.由驱动方程和特性方程求次态方程(状态方程)；,3.由电路写输出

34、方程；,4.由次态方程、输出方程画出状态转换表或状态 转换图；,5.判断逻辑功能。,例：,分析图示电路的逻辑功能。,解：,驱动方程：,次态方程为：,输出方程：,次态方程：,状态转换图：,100,0,111,1,110,1,5.2.2 时序电路逻辑功能的描述,一、状态转换图,据次态方程和输出方程由电路原态求出电路 次态。,二、时序图,三、状态转换表,5.2.3 异步时序电路的分析方法,本内容归放到异步计数器一节中介绍,5.3 若干常用的时序逻辑电路,5.3.1 寄存器,数码寄存器,移位寄存器,一、数码寄存器,74LS175：,CC4076:,D3D0: 并行数据输入端；,Q3Q0：并行三态输出端

35、；,LDA、LDB：数据输入控制端。,二、移位寄存器,左移移位寄存器,双向移位寄存器,74LS194A:,S1、S0方式控制：,5.3.2 计数器,计数器就是每输入一个脉冲电路的状态改变一次，因此计数器不但可以对输入脉冲进行计数，还可以用于分频、定时、产生节拍脉冲等待。,工作方式,同步,异步,计数方式,加法,减法,计数体制,二进制,十进制,n进制,一、同步计数器,1、同步二进制计数器,加法,驱动方程：,状态方程：,输出方程：,状态转换图：,时序图：, 4位同步二进制加法计数器74161：,D3D0：预置数输入端；,利用这一功能，可使计数器的初态设定为任意值，如，计数器复位后状态转换图为：,若要

36、求状态转换图为：,EP、ET：工作状态控制端：,减法,与加法电路作同样分析可得：,可逆计数器,单时钟十六进制加/减计数器74LS191：,0，加法；,1，减法,CP0：串行时钟输出端:,注：异步预置数方式,双时钟同步十六进制可逆计数器74LS193：,CPU：加计数脉冲输入端 ;,CPD: 减计数脉冲输入端。,异步方式接收预置数。,2、同步十进制计数器,加法,驱动方程：,次态方程：,输出方程：,状态转换图：,同步十进制加法计数器74LS160：,具有异步清零、同步预置数、保持等功能。,减法,驱动方程：,次态方程：,输出方程：,状态转换图：,可逆计数器74LS190,具有加、减计数、保持、同步预

37、置数等功能。,与二进制可逆计数器一样，十进制可逆计数器也有双时钟的，如：74LS192、CC40192等。,二、异步计数器,1、异步二进制计数器,111,减通道,2、异步十进制计数器,驱动方程：,状态方程：,时钟方程：,状态转换图：,请同学们自己画出它的时序图。,惬,3、二五十进制异步计数器74LS290,FF0：构成一位二进制计数器，计数脉冲为CP0；,FF3FF1：构成一位五进制计数器，计数脉冲为CP1。,将CP1接Q0，在CP0端加计数脉冲就构成了异步十进制计数器。,S91、S92为异步置9端；,R01、R02为异步置0端。,三、任意进制计数器,1、大模构建小模,反馈置“0”法：适用于具

38、有置零功能的计数器。,例1：,用同步十进制加法计数器74LS160(异步清零、同步预置数)构建六进制计数器。,0100,1001,存在的问题：, 0110状态虽很短暂，但对后续电路仍会产生 一定的干扰；, 由于各触发器复位时间可能不等，如Q1先于Q2复位，则Q1复位后，立即RD=1，造成Q2不能有效复位，导致计数错误。,取反馈信号,改进型电路：,Q3,Q0,Q2,Q1,CP,0,0,0,0,0,1,1,1,1,1,0,0,0,0,从容复位,反馈置数法：适用于具有预置数功能的计数器。,例2：,要求同例1,0011,0100,0101,上述大模构建小模的方法由于没有1001这个状态，进位端C始终无

39、输出，必须重新寻找进位。,改进：,0100,1001,2、小模构建大模, 并行进位, 串行进位, 整体置零, 整体置数,并行进位,串行进位,整体置零方式,例3：,搭建一个87进制计数器,整体置数方式,例4：,同例3,你还能用其它办法构建一个87进制计数器吗？,思考,四、移位寄存器型计数器,1、环形计数器,各输出端依次产生一个脉冲，可作为脉冲分配器使用。,优缺点：,结构简单，不能自启动，器件利用率低。,具有自启动功能的环形计数器：,2、扭环形计数器,同理：修改反馈逻辑可使电路自启动。,5.4 时序逻辑电路的设计方法,设计步骤：,根据逻辑功能的要求确定输入和输出，并画出状态转换图。,状态化简。,检

40、查电路能否自启动。,确定触发器类型，求出状态方程、驱动方程和输出方程。,画逻辑图。,状态编码。,例1：,设计一个串行数据检测器，要求是连续输入3个或3个以上的1时输出为1，其余输出为0。,解：,设：输入为X，输出为Y。,S1,S0,S2,S3,1,1,0,0,1,0,0,1,0,1,0,0,0,0,1,0,状态转换图：,状态化简,S1,S0,S2,S3,1,1,0,0,1,0,0,1,0,1,0,0,0,0,1,0,状态编码,2n3，取2个触发器。,S0=00，S1=01，S2=10，则：,X,Q1n Q2n,Y,Q1n+1 Q2n+1,00011101,0 0100111,01001011,

41、000011,000100,000001,艳,确定触发器类型，求若干方程,Qin+1/Y,Q1nQ0n,X,00 01 11 10,0 1,00/0,00/0,00/0,01/0,10/0,10/1,状态方程：,Q1n+1=XQ0n+XQ1n,输出方程：Y=XQ1n,若选用JK触发器，则：,比照JK触发器的特性方程得：,据此可画出逻辑电路图，并画出状态转换图以检查能否自启动。,第六章 脉冲波形的产生和整形,6.1 概述,6.2 施密特触发器,6.3 单稳态触发器,6.4 多谐振荡器,6.5 555定时器及应用,6.1 概述,实际中常需要连续不断的矩形脉冲或单个的矩形脉冲。获取矩形脉冲的方法不外

42、乎由电路直接产生或经整形产生。本章主要介绍满足这些要求的单元电路。,6.2 施密特触发器,6.2.1 用门电路组成,由CMOS构成，,电路条件：R1R2,VTH,VT-,VT+,VT,当vI=vT+即vI=VTH时，vO由0VDD，故：,VT+=VTH(R1+R2)/R2=(1+R1/R2)VTH,同理：当vI下降到VT-即vI=VTH时，vO由VDD0，所以：,VT-=(1+R1/R2)VTH-(R1/R2)VDD,回差：VT=VT+-VT-=(2R1/R2)VTH,令:VTH=VDD/2,有：VT-=(1-R1/R2)VTH,同向输出：,负向输出：,6.2.2 集成施密特触发器7413,由

43、TTL电路组成。,指标：VT+1.7V，VT-0.8V， VT0.9V,6.2.3 施密特触发器的应用,波形变换,VT+,VT-,脉冲整形,脉冲鉴幅,6.3 单稳态触发器,6.3.1 用门电路组成(CMOS),微分型,积分型,6.3.1 集成单稳态触发器74121,功能：,A1、A2：为下降沿触发；,B：为上升沿触发。,Rint：为内置电阻，约2k。,tW=0.69RextCext,可重复触发：,不可重复触发：,6.4 多谐振荡器(无稳态电路),条件：对74系列，R1、R2取(0.51.9)k，其目的是让反相器工作在转移特性的转折区。,6.4.1 对称式,一般取R1=R2=R，C1=C2=C，

44、则：T1.3RC,6.4.2 非对称式,振荡周期：,T2.2RFC,改变C1、C2，可改变输出脉冲的占空比。,6.4.3 环形振荡器,振荡周期：,T=6tpd，太小且不可调节。,改进型电路：,改变R、C可改变振荡周期。,6.4.4 用施密特触发器构成,6.4.5 石英晶体多谐振荡器,电路的振荡频率只取决于石英晶体本身的固有谐振频率f0，而与电路中其它元器件的参数无关，所以频率稳定度非常高。,6.5 555定时器及应用,2/3VCC,2/3VCC,2/3VCC,2/3VCC,1/3VCC,1/3VCC,1/3VCC,1/3VCC,低,低,高,高,导通,导通,截止,截止,不变,不变,555：TTL

45、,7555：CMOS,双时基：556(7556),单时基,CB555,6.5.1 555定时器的电路结构及功能,6.5.2 555定时器的应用,一、接成施密特触发器,二、接成单稳态触发器,tw=1.1RC,第七章：半导体存储器,7.1 概述,7.2 只读存储器(ROM),7.3 随机存储器(RAM),7.4 存储器容量的扩展,7.5 用存储器实现组合逻辑电路,7.1 概述,半导体存储器是一种用来存储二值信息且容量很大、应用很广的一种半导体器件。,按读取功能,随机存储器(RAM),只读存储器(ROM),静态：速度快,动态：结构简单，集成度高。,掩膜ROM：所存信息由厂家决定，无法更改。,PROM

46、：由用户一次性写入，写入后无法整改。,EPROM：写入后用户可更改。,按制造工艺,双极型,MOS型：功耗低，集成度高。,主要性能指标：读取速度，容量。,7.2 只读存储器(ROM),7.2.1 掩膜ROM,一、结构,如：,W3W0：称为字线；,D3D0：称为位线。,不难看出：存储矩阵中字线和位线的每个交叉点处即为一个存储单元且交叉点处接有三极管时相当于存1，没接的相当于存0，可见，存储的信息由二极管所在位置来确定，所以这种存储器存储的信息完全由生产厂家决定。,另外，存储矩阵中的二极管当然也可以由其它开关器件来替代。,存储容量，即存储单元数，一般表达为：“字数乘位数”的形式，如：(4*4) bi

47、t。,7.2.2 可编程只读存储器PROM,存储单元：,编程时，若让熔烧断，相当于该单元存入信息0，否则相当于存入信息1。,出厂时，每个单元都存入信息1，编程时首先确定要写入0的单元，并确定其对应的地址，然后使相应的字线为高电平，在VCC上加编程级电压，并在编程单元的位线上加编程脉冲，使编程单元的熔丝烧断。,7.2.3 可擦可编程只读存储器EPROM,一、EPROM,存储单元：,当VT1导通时，位线为高电平，相当于存入1，截止时，相当于存入0。,擦除：用紫外线照射栅极约30分钟左右即可。,二、E2PROM,存储单元：,VT1：浮栅隧道氧化层MOS管(NMOS)。,写入：加图示电压，于是VT1浮

48、置栅上(Gf)原来捕获的电子得以经隧道由VT1漏极释放，成为低开启电压管(小于3V，导通)，Bi线变为低电平，相当于写入0。,0V,擦除：加图示电压，VT2管导通，VT1漏极电位为0V，于是电子经VT1漏极穿过隧道被VT1浮栅捕获， VT1管变成高开启电压管(约为7V，截止)， Bi线变为高电平，相当于存入1。,读出：加图示电压，由于VT2始终导通，所以VT1截止时， Bi =1， VT1导通时， Bi =0。,5V,3V,7.3 随机存储器(RAM),7.3.1 静态随机存储器SRAM,一、SRAM的电路结构,行译码器输出Wi线，以选中一行存储单元，列译码器输出Bi线，从已选中的一行存储单元

49、中再选中1位或几位。,0，执行写操作；,1，执行读操作。,0，允许读写操作；,1，数据线为高阻态。,冬,二、SRAM的存储单元,写操作采用二路传输的目的是保证能将数据可靠地写入存储单元 。,Intel2114:,容量：1024bit，18脚封装，+5V电源,6位行地址可选中64行，64列分为16组，每组4个单元(字长为4位)，由4位列地址分别选中。,7.3.2 动态随机存储器SRAM-自学,7.4 存储器容量的扩展,7.4.1 位扩展,用2片2114(1024*4bit)扩展为1024*8bit的存储器。,我是环保型,7.4.1 字扩展,用4片256*8bit的RAM扩展成1024*8bit的

50、RAM,地址分配：A9A0,4#,3#,2#,1#,1#：000H0FFH(0255字节),2#：100H1FFH(256511字节),3#：200H2FFH(256767字节),4#：300H3FFH(7681023字节),7.5 用存储器实现组合逻辑电路,用PROM实现以下一组多输出逻辑函数：,如果用PROM的地址信号作为逻辑变量，则地址译码器的输出(即字线)显然对应着所有最小项，又因为位线输出是若干字线之和，所以通过编程，位线可作为逻辑量函数。,因为逻辑函数为4变量的，所以存储器至少需要16根字线(即4根地址线)，又因为同时要求实现4个逻辑函数，故而存储器至少要有4根位线，换句话说存储器

51、的容量至少应为：,16*4bit,可见，只需要将以上信息写入存储矩阵中即可。,由于与逻辑阵列不可编程，所以器件的利用率比较低。,第八章 可编程逻辑器件,8.1 概述,8.2 现场可编程逻辑阵列FPLA,8.3 或编程阵列逻辑PAL,企业的生命力在于创新 人的生命力在于学习,8.1 概述,可编程逻辑器件PLD是一种通用的数字集成电路，它的功能可由用户通过编程来设定，通用性强，使用方便。,PLD,现场可编程逻辑阵列FPLA,可编程阵列逻辑PAL,通用阵列逻辑GAL,可擦除的可编程逻辑器件EPLD,现场可编程门阵列FPGA,PLD的电路结构与PROM差不多，只是PLD的与、或逻辑阵列均可编程，所以使

52、用更灵活，利用率更高。,PLD中常见的一些画法：,C,B,A,P,C,B,A,P,C,B,A,D,P,P,C,B,A,D,8.2 现场可编程逻辑阵列FPLA,FPLA的规格：输入变量数*与阵列输出端数*或阵列端数，如：3*4*3。,FPLA中输出极性的控制方式：,M处熔丝烧断时，M=1；未烧断时，M=0。故通过对M编程可控制输出极性。,当然，时序逻辑型FPLA还可实现时序逻辑电路，如：P407 Fig8.2.3。,8.3 或编程阵列逻辑PAL,请爱护我!,8.3.1 PAL的基本电路结构,8.3.2 PAL的几种输出电路结构及反馈方式,一、专用输出结构,专用输出结构一般是与或门、与或非门或者是

53、互补输出形式，如：,这种专用输出结构的PAL器件只能产生组合逻辑电路。,二、可编程输入/输出结构(I/O),三、寄存器输出结构,四、异或输出结构,第九章 数/模及模/数转换器,9.1 概述,9.2 数-模转换器D/A,9.3 模-数转换器A/D,9.1 概述,DAC：数字量转换成模拟量。,ADC：模拟量转换成数字量。,主要性能参数：转换精度和转换速度。,9.2 数-模转换器D/A,9.2.1 权电阻网络DAC,di=,0，Si投向右侧；,1，Si投向左侧。,vO=-(R/2)If=-R/2(I3+I2+I1+I0)=-R/2(VRef/23R)d3+(VRef/22R)d2 +(VRef/21

54、R)d1 +(VRef/20R)d0 =-VRef/ 24(23d3+22d2+21d1+20d0),当d3d2d1d0=0000时，vO=0；,当d3d2d1d0=1111时，vO=-(24-1)/24VRef。,优缺点：,结构简单，所用元件数少。缺点是位数越多，电阻值差异越大，很难保证精度。,9.2.2 倒T形电阻网络DAC,v0=-IfR =-VRef/24(23d3+22d2 +21d1+20d0),集成DAC(AD7520)：,输入为10位二进制数，其运放需外接。,9.2.3 权电流型DAC,vO=IfRF=IRF (1/24)d0+(1/23)d1+(1/22)d2+(1/2)d3 =VRefRF/(24 RR)(23d3+ 22d2+ 21d1+ 20d0),集成DAC0808：,当V