半导体存储器(半导体集成电路共14章.ppt

1、1,2020/9/7,半导体 集成电路,学校：西安理工大学 院系：自动化学院电子工程系 专业：电子、微电 时间：秋季学期,2020/9/7,2,第11章 半导体存储器,3,2020/9/7,内容提要,概述 存储器的分类 存储器的容量 存储器的结构 只读存储器（ROM） 非挥发存储器（NVRWM） 随机存取存储器（RAM）,4,2020/9/7,1.存储器分类,一、概述,存储器是用来存放（记忆）数据、指令、程序等信息，并根据需要能读出或既能读出又能写入这些信息的集成电路,5,2020/9/7,存储容量：存储单元的总数。,2.存储器的容量,一个存储单元可存储一个二进制数位（bit）,字长：字的位数

2、称为字长。如4位、8位、16位、32位等。,因此，存储容量常用“N（个字）M（位）”表示。,如：1024位的存储器，若字长为8，则存储128个字（1288）。,6,2020/9/7,1D Memory 结构,n words n 个选择信号,通过译码器 ：输入信号数k = log2 n,3.存储器的结构,7,2020/9/7,2D Memory结构,A0,Row Decoder,A1,Aj-1,灵敏放大器,位线 ( bit line ),字线 ( word line ),存储单元 (storage cell),行地址,列地址,Aj,Aj+1,Ak-1,读/写电路,Column Decoder,2

3、k-j,2j,Input/Output (m bits),8,2020/9/7,3D Memory 结构,Row Addr,Column Addr,Block Addr,Input/Output (m bits),优点: 1. 更短的字或位线 2. 块地址选择只激活一个块，因此节省功耗,9,2020/9/7,存储器的构成： 1.存储阵列 2.地址译码器（行和列地址译码器） 3.读写电路,10,2020/9/7,二、只读存储器ROM(Read Only Memory),WL,BL,WL,BL,1,WL,BL,WL,BL,WL,BL,0,VDD,WL,BL,GND,Diode ROM,MOS RO

4、M 1,MOS ROM 2,1.只读存储器的存储单元,11,2020/9/7,2.MOS OR ROM,WL,0,V,DD,BL,0,WL,1,WL,2,WL,3,V,bias,BL,1,Pull-down loads,BL,2,BL,3,V,DD,12,2020/9/7,3.MOS NOR ROM,13,2020/9/7,MOS NOR ROM Layout 1,用扩散层编程,Polysilicon,Metal1,Diffusion,Metal1 on Diffusion,面积小,14,2020/9/7,MOS NOR ROM Layout 2,Polysilicon,Metal1,Diff

5、usion,Metal1 on Diffusion,用接触孔编程,工序为后期，因此不用在扩散层就等用户,15,2020/9/7,4.MOS NAND ROM,默认情况下字线为高，被选中时为低。,WL,0,WL,1,WL,2,WL,3,V,DD,Pull-up devices,BL,3,BL,2,BL,1,BL,0,字线工作在负逻辑,16,2020/9/7,MOS NAND ROM Layout1,Polysilicon,Diffusion,Metal1 on Diffusion,用金属1层编程,用金属将不需要的晶体管源漏短路,17,2020/9/7,NAND ROM Layout2,Polys

6、ilicon,Threshold-alteringimplant,Metal1 on Diffusion,用离子注入层编，需增加一道工序,注入n型杂质降低阈值使其变成耗尽型，相当于短路,18,2020/9/7,普通OR、NOR、NAND结构缺点,静态功耗大，当输出为低（NOR、NAND）或高（OR）时，存在一个从VDD到GND的静态电流通路。,预充式NOR ROM,5.预充式NOR ROM,预冲管充电时，所有下拉管（字线控制的管子）关断。,优点：消除了静态功耗。 缺点：增加了时钟信号发生电路,pre,WL0,20,2020/9/7,6.地址译码器,(1).行译码器 行译码器的任务是从存储阵列诸

7、多行中选中所需的行,b. NAND译码器,a. NOR译码器,行译码器 列译码器,21,2020/9/7,Precharge devices,V,DD,f,GND,WL,3,WL,2,WL,1,WL,0,A,0,A,0,GND,A,1,A,1,f,WL,3,A,0,A,0,A,1,A,1,WL,2,WL,1,WL,0,2-input NOR decoder,2-input NAND decoder,规模较大时，NOR译码器译码速度快，但占面积大,NAND译码器面积小，但因管子串联较多速度慢,两级译码方式,22,2020/9/7,23,2020/9/7,两级译码方式,大大减少了串联晶体管，增加了

8、速度。,24,2020/9/7,(2).列译码器,优点：每个信号传输路径上只增加了一个传输门，对速度影响小 缺点：晶体管数目多,基于传输门的列译码器,译 码 器,25,2020/9/7,BL,0,BL,1,BL,2,BL,3,D,A,0,A,0,A,1,A,1,树型列译码器,优点：晶体管数目大量减少 缺点：速度减慢 解决方法：加缓冲器,“1”,“1”,只读存储器举例,“1”,“0”,只读存储器举例,28,2020/9/7,ROM的编程与分类,掩模ROM 可编程ROM（PROM）,字线,W,i,位线,D,i,(,a,),V,1,V,2,位线,D,i,字线,W,i,(,b,),熔丝型PROM存储单

9、元,PN结击穿法PROM存储单元,29,2020/9/7,Floating gate,Source,Substrate,Gate,Drain,n,+,n,+_,p,t,ox,t,ox,器件截面图,电路符号,1. Floating-Gate Transistor (EPROM),三、非挥发性存储器,30,2020/9/7,浮栅晶体管的编程过程,20 V,20 V,D,S,加上高的编程电压后，发生雪崩倍增产生的高能热电子注入浮栅,一般用紫外擦除,电压移去后，电荷依然存在,加上普通工作电压后，由于晶体管阈值电压被抬高从而不导通,31,2020/9/7,A “Programmable-Threshol

10、d” Transistor,32,2020/9/7,特点： 1.只能“系统外”擦除，擦除时间长； 2.位密度高，价格低。,33,2020/9/7,2.EEPROM (电可擦除可编程只读存储器),Floating gate,Source,Substrate,p,Gate,Drain,n,+,n,+,Fowler-Nordheim I-V characteristic,20,30 nm,-10 V,10 V,I,V,GD,氧化层厚度10 nm,34,2020/9/7,EEPROM的编程过程,10V,0V,隧道击穿机理 电子注入浮动栅极,移去编程电压后 电荷仍被捕获,5V,5V,编程形成了较高的 阈

11、值电压,35,2020/9/7,EEPROM的擦除过程,0V,10V,隧道击穿机理 电子注出浮动栅极,擦除后恢复 未编程状态,过擦除形成 耗尽型晶体管,问题：标准字线无法关断晶体管,36,2020/9/7,B2读出错误！,37,2020/9/7,EEPROM Cell,WL,BL, 2 transistor cell,被编程晶体管阈值大于VDD, 相当于开路,未被编程晶体管处于常通状态,38,2020/9/7,WL,控制栅2,浮栅1,VDD,e-,e-,N+,N+,N+,选择晶体管,BL,Gnd,FN隧道效应,Psub,特点： 1.可按位（字节）擦除； 2.每个单元需要2个晶体管，位密度低，价

12、格比EPROM高。,39,2020/9/7,3.Flash EEPROM,Control gate,erasure,p-,substrate,Floating gate,Thin tunneling oxide,n,+,source,n,+,drain,programming,编程：热电子注入 擦除：隧穿机理,40,2020/9/7,Cross-sections of NVM cells,EPROM,Flash,41,2020/9/7,Basic Operations in a NOR Flash MemoryWrite,42,2020/9/7,Basic Operations in a NO

13、R Flash MemoryRead,43,2020/9/7,Basic Operations in a NOR Flash MemoryErase,特点： 1.须按块擦除； 2. 位密度高，速度快,44,2020/9/7,Characteristics of State-of-the-art NVM,45,2020/9/7,四、读写存储器 (RAM),静态读写存储器 (SRAM),动态态读写存储器 (DRAM),存储数据保存时间长,面积大 (6 transistors/cell),快,需要周期性刷新,面积小 (1-3 transistors/cell),慢,46,2020/9/7,0,1,1

14、,0,0,1,1,静态保持,动态保持,1,1,47,2020/9/7,基本SRAM单元和电压传输特性,字线,位线,q,2,1,1. SRAM,48,2020/9/7,P208 图10.37,(1) 6管CMOS SRAM单元,49,2020/9/7,CMOS SRAM Analysis (Read),读信号时根据位线上电平是否有变化判断为“1”或“0”,无变化,有变化,50,2020/9/7,CMOS SRAM Analysis (Write),51,2020/9/7,6T-SRAM Layout,52,2020/9/7,Resistance-load SRAM Cell,M,3,R,L,R,

15、L,V,DD,WL,Q,Q,M,1,M,2,M,4,BL,BL,53,2020/9/7,SRAM Characteristics,54,2020/9/7,(2)差分灵敏放大器（用于SRAM）,M,4,M,1,M,5,M,3,M,2,V,DD,bit,bit,SE,y,偏置电流源,ISS,电流镜,I3,I4,I3=I4,OUT,稳态时，I1=I2=ISS/2,I1,I2,1.设bit下降到一个规定值时使得M1关断，则 I3=I4=0 I2=ISS OUT恒流放电至0,55,2020/9/7,2. DRAM,(1) 3管DRAM单元,56,2020/9/7,3T-DRAM Layout,57,2020/9/7,Write:通过字线和位线CS被充电或放电.,Read: 电荷在存储电容和位线电容之间进行再分配,电压变化量较小; 典型值大约 250 mV.,破坏性读，需动态恢复刷新,(2) 1管DRAM单元,X,重分配后位线电压,CS上的初始电压,58,2020/9/7,1-T DRAM Cell,Cross-section,59,2020/9/7,（3）DRAM中的基于锁存器的灵敏电路,EQ,V,DD,BL,BL,SE,SE,存储1时BL大于存储0时相反,在读