DC综合流程ppt课件.ppt

1、DC综合流程,综合概述 技术库概述 综合基本步骤,提纲,综合概念, 逻辑综合：决定设计电路逻辑门的相互连接。 逻辑综合的目的：决定电路门级结构、寻求时序和与面积的平衡、寻求功 耗与时序的平衡、增强电路的测试性。 逻辑综合的过程：Translation 、map 、optimization Translation是指把设计的HDL描述转化为GTECH库元件组成的逻辑电路 Mapping是指将GTECH库元件映射到某一特定的半导体工艺库上，此时 的电路网表包含了相关的工艺参数 Optimization是根据设计者设定的时延、面积、线负载模型等综合约束条 件对电路网表进一步优化的过程,综合库,综合库

2、中定义了operation condition、wire_load model、Gate（输入输出，功能，时序参数，面积等等）； operating_conditions(typical) process: 1; temperature: 25; voltage: 1.8; tree_type: balanced_tree wire_load(smic18_wl10) resistance: 8.5e-8; capacitance: 1.5e-4; area: 0.7; slope: 66.667; fanout_length(1,66.667); ,综合步骤,综合步骤1：源文件准备,源文件的

3、准备主要是检查rtl的书写规范，时钟域划分是否合理，一般有专业的工具进行检查,综合步骤2：指定综合库, 目标库设定使用target_library和link_library变量来指定符号库。 符号库设定使用symbol_library变量来指定符号库。 target_library：综合用的目标库，它一般是由生产线提供的工艺相关的库，如slow.db是smic0.18um最坏情况下的目标库。 synthetic_library：综合库，它包含了一些可综合的与工艺无关的IP。 link_library：链接库，DC不使用该库中的cells进行映射，它是DC在读入综合后网表时用来参考的库，RAM,

4、ROM,PAD,macros都应包含在这个库，目标库和综合库也必须包含在其中。 symbol_library：指定的符号库，使用GUI时会调用。 search_path:指明库文件的位置，这样在添加上面的库时就不用写绝对路径。 set target_library typical.db sp018N.db“,综合步骤3：读入源码,read与analyze 2、Top的关键路径也许在子模块并非关键路径； 3、需要incrementally编译。,综合步骤6：设计约束,设计约束包括rule constraints和optimization constraints两种 rule contraints

5、： 1、set_max_transition： 2、set_fanout_load：对design,net,output port进行操作，设定的不是具体的电容值 3、set_max_capacitance：定义输出管脚可以驱动的最大电容值 optimization contraints： 1、create_clock:用于定义时钟的周期和波形 2、set_input_delay:定义信号相对于时钟的到达时间 3、set_output_delay:定义从输出端口数据不可用开始距离后一个时钟沿的时间,综合步骤7：优化设计,1、多次使用同一模块进行综合时,有两种方法解决同一模块多次使用的问题：un

6、iquify方法与compile-once-dont-touch方法。 Uniquify方法操作步骤： 1、uniquify设计； 2、compile设计。 dc_shell current_design top dc_shell uniquify dc_shell compile,综合步骤7：优化设计,1、 compile-once-dont-touch方法操作步骤： 1、charactirize 环境最差的一个子模块； 2、在此环境下综合此模块； 3、使用set_donot_touch命令设置所有的此模块例化得模块； 4、综合； dc_shell current_design top dc

7、_shell characterize U2/U3 dc_shell current_design C dc_shell compile dc_shell current_design top dc_shell set_dont_touch U2/U3 U2/U4 dc_shell compile,综合步骤7：优化设计,2、综合 利用compiler命令启动Design Compiler的综合和优化进程，有几个可选的编译选项。特别的map_effort选项可以设置为low、mediu或high。 初步编译，如果你想对设计面积和性能有一个快速的概念，将map_effort设置为low；默认编译，

8、如果你在进行设计开发，将map_effort设置为medium；当在进行最后设计实现编译时，将map_effort设置为high。通常设置map_effort为medium。 Compile -map_effort low/medium/high,综合步骤8：分析修改设计,通常Design Compiler根据设计综合和优化的结果生成众多的报告。根据诸如面积、约束和时序报告来分析和解决任何设计问题，或者改进综合结果。 需要的报告： report_design：报告用户的综合环境，包括operating condition、wire load report_constraint：用户定义的constraint report_timing -nworts num ：所有路径中最差的路径。,综合步骤8：生成网表及sdc文件,利用write命令来保存综合过的设计，Design Compiler在退出时并不自动保存设计，保存的文件包括网表、.sdc、.sdf 、.db等。 生成网表： write -format verilog -output name.v 生成synopsy