第3章组合逻辑电路2016.ppt

1、第3章 组合逻辑电路,习题与思考题,3.1 概述,3.2 组合逻辑电路的分析与设计,3.3 常用组合逻辑电路,3.4 用中规模集成电路设计组合逻辑电路,3.5 组合逻辑电路的竞争-冒险现象,3.1 概述,组合逻辑电路: 电路输出(逻辑结果)只与该时刻的输入(条件或原因)有关 (与以前的输入无关) 。 (逻辑整个事件只发生在某个时刻，或者说逻辑事件只有1个步骤),数字电路按逻辑功能可分为两大类：,Y=(AB)(AC)(BC),1. 组合逻辑电路(时间无关) 2. 时序逻辑电路(时间相关),时序逻辑电路: 电路输出不仅与该时刻的输入有关，还与电路原来的状态(以前的输入)有关。(把条件细分为外部条件

2、和内部条件),函数式、逻辑图或真值表等均能描述 以函数式为例：,输出方程,不是组合电路,本章重点： 1.组合逻辑电路的分析； 2.组合逻辑电路的设计； 3.常用中规模集成组合电路的功能和使用方法(读懂功能表)，对于逻辑电路本身结构了解就可以.,常用电路包括： 1.编码器 2.译码器 3.数据选择器 4.加法器 5.数值比较器,本章练习题：1, 5，9, 11, 13, 14, 15,3.2.1 组合逻辑电路的分析,3.2 组合逻辑电路的分析与设计,逻辑图 函数式 真值表（功能表）,转换，化简，计算,如果可能文字描述逻辑功能,例3-2,Z1,Z2,Z1= AB,Z2= CD,Z3,Y=(AB)(

3、CD) =(AB)(CD),表3-2 例3-2真值表,功能：4变量奇偶判别电路,组合逻辑电路分析习题 1写出图示电路中Y的逻辑式； 2填写功能表（真值表）；,1,A+B,A +B,B,功能：函数发生器,Y1,Y2,3.2.2 组合逻辑电路的设计,函数表达式，并化简(有时不需要化简)；,根据实现电路的要求不同，对表达式进行相应的转换；,画逻辑图。,求真值表（逻辑抽象） 1. 确定输入、输出变量，用字母表示之； 2. 状态赋值(逻辑赋值)； 3. 总结出真值表；,例3-3用与非门设计一个三人控制的保险箱电路，其中一人 是主管，要求每次必须主管和另外两人中的一人输入密码正确， 才能给出开锁信号，否则

4、不能开锁。,1.真值表(逻辑抽象),用A,B,C分别表示管理保险箱的三个人，其中A代表主管，用Y表示开锁信号。,逻辑赋值： A,B,C为1表示输入密码正确， Y为1表示开锁。,2.逻辑表达式,3.逻辑图（与非门实现）,化简先得最简“与或”式：,再转换为“与非-与非”式：,【例3-4】用A,B,C三个液位检测元件，控制大泵PL和小泵PS的工作。液位在C以上停止供水，在B-C间PS(小)供水，在A-B间PL (大)供水，在A以下两泵同时供水。,大泵,小泵,小,大,A,B,C为1时 ，表示液位高于检测元件； PL,PS为1时，表示泵工作。,用与门和或门实现逻辑图：,用与非门实现逻辑图：,3.3 常用

5、组合逻辑电路,3.3.1 编码器(Encoder),1普通编码器,编码：用二值代码表示对象,例3-52位二进制普通编码器。 即4线-2线编码器。,1) 真值表 功能表,一般 m=2n,“1”,唯一性,高电平称 有效信号 有效输入,约束意味着 功能不完善,2)函数式,3)逻辑图,特点：普通编码器为“或”逻辑关系。,有时表示成“矩阵”形式,学习“存储器”的时候会见到它,2优先编码器（Priority Encoder),何为优先？输入已按优先顺序排队。,1）集成8线3线优先编码器 74HC148,EO选通输出端,GS扩展输出端,EI使能输入端 (片选端),8-3线优先编码器74HC148 功能表：,

6、“使能”信号 低电平有效,G1门是负逻辑输入门,功能简表,输入端小圈表示输入“低电平有效”，出现在门电路输入端时，还可表示对输入变量取“非/负逻辑”！ 负逻辑输入可以转换成正逻辑输入形式，就是将小圈用非门代替。,转换,编码逻辑功能扩展,D3 D2 D1 D0 (1)0 0000 111 (2)1 0001 111,功能简表,2）集成二十进制优先编码器74HC147,为什么没有I0？,3.3.2 译码器(Decoder),1二进制译码器,二进制译码器输出与输入端数量关系为：m=2n,译码：将输入的二值代码转换成对应的高、低电平信号。因此，它是编码的反操作，也称解码器。,分类： 二进制译码器（常规

7、译码器） 二十进制译码器（常规译码器） 显示译码器（非常规译码器）,1) 2位二进制译码器/ 2线- 4线译码器,n线-m线,2线-4线译码器功能表,“1”,唯一性,高电平称 有效输出 信号,输出逻辑的特点： 输出为输入变量的最小项,与逻辑矩阵！在学存储器时会再见,74HC138逻辑图,3）集成3线8线译码器74138,输出逻辑的特点：输出为输入变量的最小项的非！,74138功能表,74138功能表,“0”,唯一性,低电平称 有效输出 信号,禁止译码,Data-sheet(数据表，包括了逻辑功能和物理特性等内容的描述),74HC138的数据表部分(1),74HC138的数据表部分(2) 静态特

8、性,动态特性(以表格或曲线的方式给出),74HC138的数据表部分(3),74HC138的数据表部分(4) 功能表,译码器在微机系统中应用,4）译码器逻辑功能扩展,（1）同名代码输入端并接，构成输入码的低位。 （2）代码最高位接使能端，控制芯片轮流工作；不用的使能端要常有效。（3）输出信号并行排列。,【例3-8】 用两片74HC138构成4线16线译码器,L3=0时 74HC138 (1)工作； L3=1时 74HC138 (2)工作。,常有效,如果74HC138只有一个使能端S，则需要接入一个“12线译码器”。,2二十进制译码器,功能：将输入的二十进制码（BCD码）转换为代表0-9这十个数的

9、电平信号。,二十进制译码器74HC42,与416线译码器比，不同处在于它只用了10个输出端。,7442 功能表,伪码不是约束项！,3、显示译码器（非常规译码器）,用来驱动各种显示器件，将用二进制代码 表示的数字、文字、符号翻译成人们习惯的形 式，从而直观地显示出来的电路，称为显示译码器。,半导体数码管,1）数码显示器,点亮后的数码管,D.P,(D.P),发光二极管,Ya-Yg为控制信号： 高电平时,对应的LED亮; 低电平时,对应的LED灭。,共阴极点亮原理：,a,b,c,d,f,g,a b c d e f g,1 1 1 1 1 1 0,0 1 1 0 0 0 0,1 1 0 1 1 0 1

10、,e,数字显示原理：,2）BCD七段显示译码器,A3-A0: 输入代码,七段显示译码器,Ya-Yg: 输出信号,BCD-七段显示译码器7448/7449 功能表 （表3-14）,任意项例子,X,X,体现出事物的多态性！,（3）集成七段显示译码器7448,该译码器也称为四七线译码器,试灯,灭零输入,熄灭输入/灭零输出,7448的附加控制信号：,灯测试输入,当 时，Ya Yg全部输出1,测试各段好坏,7448的附加控制信号：,灭零输入,当 时，且 时，熄灭数码管。,RBI和RBO配合使用，可使多位数字显示时的最高位及小数点后最低位的0不显示,0 0 0 6 7 . 9 0 0,（3）译码器驱动数码

11、管,外接电阻可增加数码管的驱动电流。,用7448驱动BS201的连接方法（每段需510mA电流）,5V,7.5mA,2.5mA,5mA,3.3.3 数据选择器(Multiplexer)简称MUX,从一组数据输入中选出其中一路输出。也称为多路选择器、多路开关、多路复用器。,74HC153双四选一数据选择器,功能表,1.集成双4选1数据选择器74153,表达式:,使能端有效时的功能表,见备注！真值表到表达式转换的一般方法,2数据选择器逻辑功能扩展,例3-9用74HC153构成8选1数据选择器。,关键：在任何时刻，只允许一个选择器处于工作状态。可利用译码器的输出控制使能端实现。,S2=0, (1)号

12、片工作; S2=1, (2)号片工作。,1-2线译码器,用与门行吗,(1),(2),一般方法: （1）根据输入端个数决定使用4选1数据选择器的个数M （2）根据M值决定需用译码器的种类X线M线译码器 （3）决定输出端使用哪种门使能端无效时输出低电平，选用或门（或非）；使能端无效时输出高电平，选用与门（与非）。,用74HC153构成16选1数据选择器,1半加器和全加器（一位加法器）,3.3.4 加法器(Adder),1）半加器(Half adder),定义：以逻辑运算形式实现二进制算术加法运算的电路。,低位的进位,2）全加器(Full adder),完成两个一位二进制数及低位进位3个数相加运算的

13、逻辑电路称为全加器。,2多位加法器,1）串行进位加法器,特点：电路简单；但速度慢。,特点：速度快；电路复杂。,2）超前(并行)进位加法器- 74283,决定速度的因素？,1.单元电路结构和元件参数; 2.电路系统的“级数” (延迟时间tpd的积累); 3.其它因素。,3.3.5 数值比较器(Comparer),完成两个二进制数码比较逻辑功能。,1一位数值比较器,2多位数值比较器,第三个逻辑可以直接实现，也可以间接得到，各有利弊！,集成4位数值比较器74HC85比较运算独立实现,1位数值比较器,CD4063基于CMOS工艺,间接实现的YA=B，电路级数多一级！,3比较器逻辑功能扩展,片(2)比较

14、高4位。比较结果由片(2)输出。,而高位比较器的扩展输入端只要和低位的相应输出端相连即可。,片(1)只比较低四位，应使 I(A=B)=1, I(AB)=0。,串行级联结构，增加了电路级数，速度会受影响！,3.4 用中规模集成电路设计组合逻辑电路,3.4.1 用译码器设计组合逻辑电路,原理： 任何逻辑函数都可以表示为最小项之和的形式，或者最小项非的与非形式（与非与非式）； 译码器的输出是代码输入变量的全部最小项的非（或最小项）； 如将函数变量作为译码器的代码输入变量，在输出端加上与非门（或者或门），就可以用它实现任何逻辑函数。,题3.14用集成3线8线译码器74HC138实现下列一组逻辑函数，画

15、出逻辑图。,使能端必须 常有效,注意变量连接顺序！,（最小项之和的形式）,(最小项非的与非形式),加上与非门,【例3-11】 用译码器设计一位全减器,用A, B, C分别表示被减数、减数和低位的借位，用Y1,Y2分别表示差及借位输出。,选择3线-8线译码器：74138,注意输入变量的顺序和使能端,选用与非门,3.4.2 用数据选择器设计组合逻辑电路,n地址数选器可实现：变量数n+1的逻辑函数,表达式：,设计步骤： （1）确定输入/出变量，列真值表 （2）选择数据选择器: 地址n=输入变量数; 或者 地址n=输入变量数-1 （3）写逻辑表达式 （4）求数选器输入信号表达式 （5）画逻辑图,2地址

16、数选器,【例3-13】 用数据选择器设计一位全减器。,求I0I3：（1）表达式对照法,输入变量为3个，可用有2位地址码的四选一数选器74HC153。,先定地址信号：A S1, B S0,全减器输出表达式：,数选器输出表达式：,令：Y=Y1 , 对照它们的表达式：,则有：,再令：Y=Y2，对照表达式：,则有：,（2）功能表对照法:,将全减器真值表(Y2)和数选器功能表(Y)列一起比对,=C,=1,=0,=C,表拆分成四组,每组定一个I式:,1)列简表求: Y2=f(C)或常量, Y=Ii,结果：,同理可求实现Y1的一组I式,2)令 Y=Y2 ,则得Ii,3.4.3 用加法器设计组合逻辑电路,1构

17、成减法器,【例3-14】 设计4位二进制减法器。,因此, 加法器可以实现减法运算。,补码=原码取反后加1.,3.5 组合逻辑电路的竞争冒险现象,在电路状态变化过程中(动态),电路的输出会出现一些与稳态(静态)逻辑关系不符的尖峰脉冲, 这种现象称为组合电路的竞争冒险。,尖峰脉冲 或称毛刺(glitch),定义：门电路的两个输入信号同时(相近的时间内)向相反的逻辑电平跳变(一个由1变为0，另一个由0变为1)的现象称为竞争。,定义：由于竞争在电路输出端可能产生尖峰脉冲的现象叫竞争冒险。,竞争冒险原因:信号传输路径的延迟不同和门电路的动态特性的差异。,3.5.1 竞争冒险的概念及其产生原因,蛇形布线,

18、3.5.2 消除竞争冒险的方法,1接入滤波电容,毛刺时间较短,2修改逻辑电路的设计,若输出函数在一定条件下可以简化成Y=A+A或Y=AA,则可判定存在竞争冒险。,当B=C=1时,可写为Y=A+A。,可修改为：,大量的组合逻辑电路是不能用这个方法来消除竞争冒险的，这种方法有很大的局限性。,3引入选通脉冲,加选通脉冲是行之有效的办法，但要注意选通脉冲的作用时间和脉冲宽度的选择。,总结,逻 辑关系或电 路,组合逻辑 关系/电路,时序逻辑(在第五章),分析方法,设计方法,常用组合逻辑电路,门电路实现,常用组合电路实现,逻辑电路和功能,解读功能表的方法,逻辑图-表达式-真值表(+描述),*逻辑抽象: 变

19、量及其赋值 *真值表 *表达式 *逻辑图,(化简,门电路类型),(形式变换),(正确使用芯片的前提),容量/能力扩展,题3.1 分析如图示电路的逻辑功能。,Y=(A+B)(A+B)C),=AB+(A+B)C,=AB+AC+BC,三人表决电路。,习题与思考题,题3.3 编码器的逻辑功能是什么？普通编码器和优先编码器的主要区别是什么？,普通编码器和优先编码器的主要区别是普通编码器只能处理某一时刻只有一路有效的信号，优先编码器允许多路信号同时有效，但某一时刻只能对优先级别最高的信号编码。,题3.5写出图示电路的输出逻辑表达式，并分析其逻辑功能，然后用与非门实现该逻辑功能。,功能:三变量判奇电路。,题

20、3.9设计两个2位二进制数乘法电路，要求：（1）用与非门设计；（2）用译码器设计。,函数式：,Y3=ABCD,Y1=ABC+BCD+ACD+ABD,Y2=ACD+ABC,Y0=BD,（2）用译码器设计（实验）,因有4个输入变量，所以首先用两片74138构成4-16译码器。,题3.10 有一火灾报警系统，有3种不同类型的火灾探测器，为防止误报警，当两种或两种以上探测器发出火灾探测信号时，电路才产生报警信号。用1表示有火灾，用0表示没有火灾。设计实现该逻辑功能的数字电路。,Y=AB+AC+BC=(AB)(AC)(BC),题3.13分析如图所示电路的功能，当输入如图所示时，哪一个发光二极管亮？,题3

21、.15 用8选1数据选择器74HC151实现逻辑函数 （见备注）,公式法：,题3.15 用8选1数据选择器74HC151实现逻辑函数,表格法：,题3.16用译码器74HC138设计全加器。,S=m1+m2+m4+m7 CO=m3+m5+m6+m7,题3.18用集成4位超前进位加法器74283设计一个两个4位二进制数的加/减运算电路，要求控制信号M=0时做加法运算，M=1时做减法运算。,C-D=C+D补,返回,最简结果不唯一！ 1. 从多个最简结果中选择出了一个。 2. 选择依据：如果是高电平为有效输入，当然先择原变量表达式*，其电路更简单(如普通编码器)，但是如果是反变量输入(如74148)，

22、则选择反变量表达式时*，电路更简单！,化简特殊情况,7400 2输入端四与非门7401 集电极开路2输入端四与非门7402 2输入端四或非门7403 集电极开路2输入端四与非门7404 六反相器7405 集电极开路六反相器7406 集电极开路六反相高压驱动器7407 集电极开路六正相高压驱动器 7408 2输入端四与门7409 集电极开路2输入端四与门 7410 3输入端三与非门74107 带清除主从双J-K触发器74109 带预置清除正触发双J-K触发器7411 3输入端三与门74112 带预置清除负触发双J-K触发器7412 开路输出3输入端三与非门74121 单稳态多谐振荡器74122

23、可再触发单稳态多谐振荡器74123 双可再触发单稳态多谐振荡器74125 三态输出高有效四总线缓冲门74126 三态输出低有效四总线缓冲门7413 4输入端双与非施密特触发器74132 2输入端四与非施密特触发器74133 13输入端与非门,74136 四异或门74138 3-8线译码器/复工器74139 双2-4线译码器/复工器7414 六反相施密特触发器74145 BCD十进制译码/驱动器7415 开路输出3输入端三与门74150 16选1数据选择/多路开关74151 8选1数据选择器74153 双4选1数据选择器74154 4线16线译码器74155 双2-4译码器/数据分配器74156

24、 开路输出双2-4译码器/数据分配器74157 同相输出四2选1数据选择器74158 反相输出四2选1数据选择器7416 开路输出六反相缓冲/驱动器74160 可预置BCD异步清除计数器74161 可预置四位二进制异步清除计数器74162 可预置BCD同步清除计数器74163 可预置四位二进制同步清除计数器74164 八位串行入/并行输出移位寄存器74165 八位并行入/串行输出移位寄存器74166 八位并入/串出移位寄存器74169 二进制四位加/减同步计数器7417 开路输出六同相缓冲/驱动器,74170 开路输出44寄存器堆74173 三态输出四位D型寄存器74174 带公共时钟和复位六

25、D触发器74175 带公共时钟和复位四D触发器74180 9位奇数/偶数发生器/校验器74181 算术逻辑单元/函数发生器74185 二进制BCD代码转换器74190 BCD同步加/减计数器74191 二进制同步可逆计数器74192 可预置BCD双时钟可逆计数器74193 可预置四位二进制双时钟可逆计数器74194 四位双向通用移位寄存器74195 四位并行通道移位寄存器74196 十进制/二-十进制可预置计数锁存器74197 二进制可预置锁存器/计数器7420 4输入端双与非门7421 4输入端双与门7422 开路输出4输入端双与非门74221 双/单稳态多谐振荡器74240 八反相三态缓冲

26、器/线驱动器74241 八同相三态缓冲器/线驱动器74243 四同相三态总线收发器74244 八同相三态缓冲器/线驱动器74245 八同相三态总线收发器,74247 BCD7段15V输出译码/驱动器74248 BCD7段译码/升压输出驱动器 74249 BCD7段译码/开路输出驱动器74251 三态输出8选1数据选择器74253 三态输出双4选1数据选择器 74256 双四位可寻址锁存器74257 三态原码四2选1数据选择器74258 三态反码四2选1数据选择器74259 八位可寻址锁存器/3-8线译码器7426 2输入端高压接口四与非门74260 5输入端双或非门74266 2输入端四异或非

27、门7427 3输入端三或非门74273 带公共时钟复位八D触发器74279 四图腾柱输出SR锁存器7428 2输入端四或非门缓冲器74283 4位二进制全加器74290 二/五分频十进制计数器74293 二/八分频四位二进制计数器74295 四位双向通用移位寄存器74298 四2输入多路带存贮开关74299 三态输出八位通用移位寄存器7430 8输入端与非门7432 2输入端四或门,74322 带符号扩展端八位移位寄存器74323 三态输出八位双向移位7433 开路输出2输入端四或非缓冲器74347 BCD7段译码器/驱动器74352 双4选1数据选择器/复工器 74353 三态输出双4选1数

28、据选择器74365 门三态输出六同相线驱动器74365 门三态输出六同相线驱动器74366 门三态输出六反相线驱动器74367 4/2线三态六同相线驱动器74368 4/2线三态六反相线驱动器7437 开路输出2输入端四与非缓冲器74373三态高电平触发八D锁存器/同步DFF 74374三态上升沿触发八D锁存器/边沿DFF 74375 4位双稳态锁存器74377 单边输出公共使能八D锁存器74378 单边输出公共使能六D锁存器74379 双边输出公共使能四D锁存器7438 开路输出2输入端四与非缓冲器 74380 多功能八进制寄存器7439 开路输出2输入端四与非缓冲器74390 双十进制计数

29、器74393 双四位二进制计数器7440 4输入端双与非缓冲器,BCD十进制代码转换器74447 BCD7段译码器/驱动器 7445 BCD十进制代码转换/驱动器74450 16:1多路转接复用器多工器74451 双8:1多路转接复用器多工器74453 四4:1多路转接复用器多工器7446 BCD7段低有效译码/驱动器74460 十位比较器74461 八进制计数器74465 三态同相2与使能端八总线缓冲器74466 三态反相2与使能八总线缓冲器74467 三态同相2使能端八总线缓冲器74468 三态反相2使能端八总线缓冲器74469 八位双向计数器7447 BCD7段高有效译码/驱动器7448

30、 BCD7段译码器/内部上拉输出驱动74490 双十进制计数器 74491 十位计数器74498 八进制移位寄存器7450 2-3/2-2输入端双与或非门74502 八位逐次逼近寄存器74503 八位逐次逼近寄存器7451 2-3/2-2输入端双与或非门,74533 三态反相八D锁存器 74534 三态反相八D锁存器7454 四路输入与或非门 74540 八位三态反相输出总线缓冲器 7455 4输入端二路输入与或非门74563 八位三态反相输出触发器74564 八位三态反相输出D触发器74573 八位三态输出触发器74574 八位三态输出D触发器74645 三态输出八同相总线传送接收器 746

31、70 三态输出44寄存器堆7473 带清除负触发双J-K触发器7474 带置位复位正触发双D触发器 7475 双边四同步DFF/双稳态锁存器 7476 带预置清除双J-K触发器 7477 单边输出四同步DFF/双稳态锁存器 7483 四位二进制快速进位全加器7485 四位数字比较器7486 2输入端四异或门7490 可二/五分频十进制计数器7493 可二/八分频二进制计数器7495 四位并行输入输出移位寄存器7497 6位同步二进制乘法器,器件列表可能有疏漏 名称说明可能会有所偏差 具体请查阅相应器件手册,The 4000 series is the general classificatio

32、n referring to the industry standard integrated circuits which implement a variety of logic functions using CMOS technology. They were introduced by RCA as CD4000 COS/MOS in 1968, as a lower power and more versatile alternative to the 7400 series of TTL logic chips.1 Almost all IC manufacturers acti

33、ve during the era fabricated chips from this series. RCA sometimes advertised the line as COSMOS, standing for Complimentary Symmetry Metal Oxide Semiconductor. Initially, the 4000 series was slower than the popular 7400 TTL chips, but had the advantage of much lower power consumption, the ability t

34、o operate over a much wider range of supply voltages (3V to 15V), and simpler circuit design due to the vastly increased fanout. However their slower speed (initially only capable of about 1 MHz operation, compared with TTLs 10 MHz) meant that their applications were limited to static or slow speed

35、designs. Later, new fabrication technology largely overcame the speed problems, while retaining backward compatibility with most circuit designs. Although all semiconductors can be damaged by electrostatic discharge, the high impedance of CMOS inputs made them more susceptible than bipolar, TTL, dev

36、ices. Eventually, the advantages of CMOS (especially the later series such as 74HC) edged out the older TTL chips, but at the same time ever increasing LSI techniques edged out the modular chip approach to design. The 4000 series is still widely available, but perhaps less important than it was two

37、decades ago. The series was extended in the late 1970s and 1980s to include new types which implemented new or more greatly integrated functions, or were better versions of existing chips in the 4000 series. Most of these newer chips were given 45xx and 45xxx designations, but are usually still rega

38、rded by engineers as part of the 4000 series. In the 1990s, some manufacturers (e.g. Texas Instruments) ported the 4000 series to their 74HC / 74HCT series to make chips like the 74HCT4060 that offers the functionality of a 4060 IC but with the speed of the 74HCT chip,CD4001 四2输入端或非门 CD4002 双4输入端或非门

39、 CD4006 18位串入/串出移位寄存器 CD4007 双互补对加反相器 CD4008 4位超前进位全加器 CD4009 六反相缓冲/变换器 CD4010 六同相缓冲/变换器 CD4011 四2输入端与非门 CD4012 双4输入端与非门 CD4013 双主-从D型触发器 CD4014 8位串入/并入-串出移位寄存器 CD4015 双4位串入/并出移位寄存器 CD4016 四传输门 CD4017 十进制计数/分配器 CD4018 可预制1/N计数器 CD4019 四与或选择器 CD4020 14级串行二进制计数/分频器 CD4021 08位串入/并入-串出移位寄存器 CD4022 八进制计数

40、/分配器,CD4023 三3输入端与非门 CD4024 7级二进制串行计数/分频器 CD4025 三3输入端或非门 CD4026 十进制计数/7段译码器 CD4027 双J-K触发器 CD4028 BCD码十进制译码器 CD4029 可预置可逆计数器 CD4030 四异或门 CD4031 64位串入/串出移位存储器 CD4032 三串行加法器 CD4033 十进制计数/7段译码器 CD4034 8位通用总线寄存器 CD4035 4位并入/串入-并出/串出移位寄存 CD4038 三串行加法器 CD4040 12级二进制串行计数/分频器 CD4041 四同相/反相缓冲器 CD4042 四锁存D型触

41、发器 CD4000 双3输入端或非门 单非门,74系列和4000系列芯片74系列是最早的TTL数字电路，德州仪器公司（TI）首创。具有速度快、电平比较低（5V）、易于标准化的特点，大多计算机都应用。4000系列是CMOS数字电路，晚于74出现，美国无线电公司（RCA）首先开发，后摩托罗拉出产更多。开始速度比较慢，后高速系列完全与74兼容。,CD4043 三态R-S锁存触发器(1触发) CD4044 四三态R-S锁存触发器(0触发) CD4046 锁相环 CD4047 无稳态/单稳态多谐振荡器 CD4048 四输入端可扩展多功能门 CD4049 六反相缓冲/变换器 CD4050 六同相缓冲/变换

42、器 CD4051 八选一模拟开关 CD4052 双4选1模拟开关 CD4053 三组二路模拟开关 CD4054 液晶显示驱动器 CD4055 BCD-7段译码/液晶驱动器 CD4056 液晶显示驱动器 CD4059 “N”分频计数器 NSC/TI CD4060 14级二进制串行计数/分频器 CD4063 四位数字比较器 CD4066 四传输门 CD4067 16选1模拟开关 CD4068 八输入端与非门/与门 CD4069 六反相器 CD4070 四异或门 CD4071 四2输入端或门 CD4072 双4输入端或门 CD4073 三3输入端与门 CD4075 三3输入端或门 CD4076 四D寄存器 CD4077 四2输入端异或非门 CD4078 8输入端或非门/或门 CD4081 四2输入端与门 CD4082 双4输入端与门 CD4085 双2路2输入端与或非门 CD4086 四2输入端可扩展与或非门 CD4089 二进制比例乘法器 CD4093 四2输入端施密特触发器 CD4095 三输入端J-K触发器 CD4096 三输入端J-K触发器 CD4097 双路八选一模拟开关,CD4098 双单稳态触发器