电子设计竞赛培训讲座

1、电子设计竞赛培训讲座,杭州电子科技大学电子信息学院,关注FPGA,EDA技术及其 在电子竞赛中的应用,联系方式,黄继业hjynet MCU、FPGA/CPLD、Embedded System,可编程逻辑器件,FPGA - Field Programmable Gate Array （现场可编程门阵列） CPLD - Complex Programmable Logic Device （复杂可编程逻辑器件）,主系统通用 10针标准 配置/下载接口,目标板10针标准 配置接口,PIN1,OTP配置器件插座,相关参考网站,参考网站, te

2、lnet:/ (讨论：comp.arch.fpga) , ,历届全国电子设计竞赛中FPGA应用,历届全国电子设计竞赛中FPGA应用,实用信号源的设计和制作 1995年） 简易数字频率计 （1997年） 频率特性测试仪 （1999年） 波形发生器 （2001年） 简易数字存储示波器 （2001年） 低频数字式相位测量仪 （2003年） 简易逻辑分析仪 （2003年）,历届全国电子设计竞赛中FPGA应用,正弦信号发生器 （2005） 简易频谱分析仪 （2005） 三相正弦波变频电源 （2005年） 数字示波器(2007年) 光伏并网发电模拟装置 (2009年) 数字幅频均衡功率放大

3、器 （2009年）,2011年？,可能设计的FPGA应用技术原理,DDS 等精度测频 数字鉴相 高速A/D采集控制 PWM VGA、LCD、CRT扫描控制 数字滤波器设计,可能设计的FPGA应用技术原理,SPWM（正弦脉宽调制） 三相SPWM 全数字化语音合成,DDS,DDS直接数字合成,FM调频问题：,在调频模式下，FW该如何给 调制波的Vpp决定调频波的频偏 中心频率该如何确定,举例：,载波：1MHz 待调制信号：1k正弦波 频偏：10kHz Fclk=? N=? 如何确定FWN的变化范围？,更为复杂的全数字调幅问题,在D/A前加数字乘法器可以调幅 几个概念： 调制度 包络 有符号数相乘,

4、较为理想的调幅,应该采用模拟方法 加模拟乘法器,PWM、SPWM,PWM模块设计,模N计数器（控制PWM频率） PWM宽度寄存器（控制占空比） 数字比较器（生成PWM波形）,单相SPWM,自然采样法 三角波-计数器实现 正弦波-DDS实现 比较 驱动电路 H桥,三相SPWM,自然采样法 三角波-计数器实现 三路正弦波-120相位差，DDS实现 比较,Waveforms and FFT,ma = 0.8, mf = 15, fm = 60Hz, fcr = 900Hz,Switching frequency fsw = fcr = 900Hz,SPWM,频率、相位测量,等精度测频,SPWM,高速

5、数据采集、存储与回放,视频数据？,高速A/D采集控制,TLC5510/TLC5540 闪速A/D TLC5510 20MSPS TLC5540 40MSPS 都是采用Pipeline技术，在采集过程中不能停止采集，在初始采集时候，前导的几个数据是错误的,高速存储,方法一：采用双口RAM构成循环队列 方法二：采用FIFO，提高系统效率,举例：,数字示波器设计中，如果设计要求是2K存储深度，可以使用2K的RAM或双口RAM构成循环队列,举例,摄像头数据采集，如果处理系统速度较慢，使用FIFO来协调速率,高速D/A输出控制,THS5651 125MSPS 一般用于DDS,注意事项：,注意一下输出带负

6、载能力 D/A输出直流分量处理,显示控制,CRT扫描控制（模拟示波器X-Y方式）,锯齿波发生 不需要高速D/A,多踪显示,交替显示 就是Y轴偏转板上以触发扫描的锯齿波为节拍，交替接通两路被测信号。1号锯齿波周期内，Y轴偏转板上为通道1的正弦波，电子束在荧光屏上扫出一个正弦波片断，2号锯齿波开始，Y轴偏转板立即接通通道2的三角波，电子束又重新在荧光屏上扫出一个三角波片断，如此往复，就在荧光屏上得到了正弦波和三角波的同时显示。在交替显示中，负责切换两个通道信号的电子开关，是以触发后的锯齿波为节拍的。,TFT LCD（=3.5）扫描控制,同步信号产生 水平同步（行同步） 垂直同步（帧同步） 像素数据

7、高速读取,TFT LCD（10.5）扫描控制,同步信号产生 水平同步（行同步） 垂直同步（帧同步） 像素数据高速读取 LVDS信号发生,VGA扫描控制,原理同LCD扫描 区别: 加RAMDAC THS8134B,数字滤波器,数字滤波器设计,使用FIR IP Core 系数配置,与MCU的接口,电子系统,MCU与FPGA分工协作,MCU 低速、复杂逻辑关系的控制 系统主控 FPGA 高速 简单逻辑关系控制,FPGA与MCU接口只收不发,一般情况下，MCU直接发数据和控制信号给FPGA，FPGA不需要反馈 并口方式： LOADCLK:装载数据时钟(MCU发起) DATA:8位或者16位，数据或控制

8、字 SEL：数据或控制字选择,FPGA与MCU接口只收不发,串口模式： （模拟SPI） SCLK：串行时钟（MCU发起） SDO：串行发送数据信号 LOAD：数据移位完成后装载信号 CMDSEL（可选）：数据控制字选择，在LOAD时候有效 （本信号可复合在串行数据中，信号线可选）,FPGA与MCU接口收发,串口模式： SCLK：串行时钟（MCU发起） SDO：串行发送数据信号 LOAD：数据移位完成后装载信号 CMDSEL（可选）：数据控制字选择，在LOAD时候有效 （本信号可复合在串行数据中，信号线可选） SDI：串行接收信号 RDY:串行数据准备完成,FPGA与51单片机接口外扩存储器总线

9、,#include / 注意：此头文件必须包含 void main(void) / 给出锁存器00H地址信号 XBYTE0 x0 = 0 x8A; / 给出锁存器01H地址信号 XBYTE0 x1 = 0 xAD; ,双向,FPGA与MCU接口,不建议采用双向端口 不建议模拟存储器总线,其他,FPGA应用相关,高速A/D、D/A连接 与MCU接口设计 高速电路设计 多电压系统电源设计 EMC电磁兼容,HDL使用,HDL硬件描述语言 Verilog HDL VHDL 用HDL进行数字逻辑的描述、仿真,FPGA集成开发环境的使用,IP核使用,LPM（参数可定制模块） ROM Dual-Port RAM FIFO MegaCore、LogiCore 处理器软核 Nios II 其他IP,调试方法,新