浙江大学城市学院计算机组成原理期末试卷

1、年级：_ 专业：_ 班级：_ 学号：_ 姓名：_.装.订.线诚信应考 考出水平 考出风格浙江大学城市学院2009 2010学年第 二 学期期末考试试卷 计算机组成 开课单位： 计算分院 ；考试形式：闭卷；考试时间：2010_年_7_月_6日；所需时间： 120 分钟题序一二三四总 分得分评卷人得分一选择题 (本大题共_25_题，每题_1_分，共_25_分。)1一条机器指令是由若干条_组成的序列来实现的，而机器指令的总和便可实现整个指令系统。A. 微操作B. 微指令C.指令D. 微程序2在三种集中式总线控制方式中，_方式响应时间最快。A链式查询；B计数器定时查询；C独立请求；D以上都不是。3.

2、带有处理器的设备一般称为_设备。A 智能化 B 交互式 C 远程通信 D 过程控制4.某中断系统中，每抽取一个输入数据就要中断CPU一次，中断处理程序接收取样的数据，并将其保存到主存缓冲区内。该中断处理需要X秒。另一方面，缓冲区内每存储 N个数据，主程序就将其取出进行处理，这种处理需要Y秒，因此该系统可以跟踪到每秒_次中断请求。AN / （X + Y）N B. N / （NX + Y）C .min1 / X ,1 / Y D. max1 / X ,1 / Y 5.主存储器是计算机系统的记忆设备，它主要用来_。A 存放数据 B 存放指令 C 存放数据和程序 D 存放微程序6系统总线中控制线的功能

3、是_。 A 提供主存、I / O接口设备的控制信号和响应信号 B 提供数据信息 C 提供时序信号 D 提供主存、I / O接口设备的响应信号 7DMA方式_。A能用于高速外围设备的信息传送，并能代替中断方式；B不能取代中断方式；C可以向CPU请求中断以开始数据传送；D能取代中断方式。8某机具有先间接寻址后变址的寻址方式，设变址寄存器为X，形式地址为D，则这种寻址方式的有效地址为_。 AEA = (X) +D；BEA = (X) + (D)；CEA = (X) +D)；DEA = X +D。9. 从控制存储器中读取一条微指令并执行相应操作的时间叫_。 ACPU周期 B微指令周期 C时钟周期 D机

4、器周期10 为了便于实现多级中断，保存现场信息最有效的办法是采用_。A 通用寄存器 B 存储器 C 堆栈 D 外存11I/O设备与主机交换信息的方式中，DMA方式的特点是_。ACPU与设备串行工作，传送与主程序串行工作；BCPU与设备并行工作，传送与主程序串行工作；CCPU与设备并行工作，传送与主程序并行工作；DCPU与设备串行工作，传送与主程序并行工作。12若9BH表示补码（含1位符号位）其对应的十进制数是_。 A27； B-27； C-101； D101。13 下列字符码中有奇偶校验位，但没有数据错误，采用奇校验的字符码是_。A B C D 14直接寻址的无条件转移指令功能(JMP 35H

5、)是将指令中的地址码35H送入_。APC；B地址寄存器；C累加器；DACC15微程序控制器比组合逻辑控制器速度要慢，主要是由于增加了从_读取微指令的时间。A主存储器 B控制存储器 C高速缓存 D指令寄存器16. 以下不属于CPU内部寄存器的是 _ .A.中断允许寄存器EI B.指令寄存器IRC.程序计数器PCD. 地址寄存器AR17. 慢速或中速的外围设备和CPU进行I/O操作时，采用的定时方式是：_ .A同步定时方式B异步定时方式 C交叉定时方式D 并行定时方式18. 中断服务程序除执行保存现场、恢复现场、开放中断并返回主程序任务外，对要求中断的设备进行服务，使其同CPU交换_ 的数据，或作

6、其他服务。A. 1KBB. 一个字C一个字节D. 一位19. 指令系统采用不同寻址方式的目的是_。A 实现存贮程序和程序控制；B 缩短指令长度，扩大寻址空间，提高编程灵活性；C 可直接访问外存；D 提供扩展操作码的可能并降低指令译码的难度；20.中断处理过程中,_项是由硬件完成的。A.开中断B.关中断C.保存CPU现场D.恢复CPU现场21以下四种类型指令中，执行时间最长的是_。A.RR型指令 B.RS型指令 C.SS型指令 D.空操作指令22. 在独立请求方式下，若有N个设备，则_ . A有一个总线请求信号和一个总线响应信号 B有N个总线请求信号和N个总线响应信号 C有一个总线请求信号和N个

7、总线响应信号 D有N分总线请求信号和一个总线响应信号23. 虚拟存储器与主存之间的地址变换是_ .A由程序设计人员编程时完成B由操作系统控制完成C由相联存储器完成D由硬件独立完成24. 中断向量地址是：_。A 子程序入口地址 B 中断返回地址C中断服务程序入口地址的指示器 D中断服务程序入口地址25直接映射cache的主要优点是实现简单。这种方式的主要缺点是_。A 它比其他cache映射方式价格更贵B 如果使用中的2个或多个块映射到cache同一行，命中率则下降C 它的存取时间大于其它cache映射方式D cache中的块数随着主存容量增大而线性增加得分二填空题(本大题共_10_题，每题_1_

8、分，共_10_分。)1. 在DMA传送方式中，一次数据传送完毕后，接口会以_方式通知CPU传送过程的结束。2. 主存容量为32KB，虚存容量为1MB，如页面大小为2K，则页表长度为_ 。3. CPU并行处理技术中的并行性包括两种含义，分别指同时性和 _。4. 在当代总线结构中，总线控制器完成几个总线请求者之间的协调与_任务。5. 计算机运行时，指令和数据存放在_中，而机器微指令存放在控存中。6. cache主要解决主存与CPU的速度差异问题；而就性能价格比的提高而言，虚存主要是解决_问题，另外还包括存储管理、主存分配和存储保护等方面。7机器指令由两个字段组成，其中操作码字段表征指令的操作即特征

9、与功能，而_字段指示操作数的地址。8某SRAM芯片，存储容量为128K32位，按字编址，该芯片的地址线数目为_。9. 某指令有效地址计算表达式EA=（PC）+D， 其中PC为程序计数器，D为偏移量，则表示的是_寻址方式。10. 在补码加减计算溢出判断中，变形补码判断方式对两个符号位进行_运算以进行溢出判断。得分三分析题(本大题共_5_题，每题_7_分，共_35_分。) 1.流水线结构分析（1）什么是流水线的断流？造成的原因有哪三种？（2）请指出以下各组指令间存在何种数据相关：(I) I1: STA M(A)，R3 ； (R3)-M(A)，M(A)是存储器单元 I2: SUB R3，R4，R5

10、； (R4)-(R5)-R3 (II) I3 MUL R3，R1，R2 ；(R1)(R2)-R3 I4: SUB R3，R4，R5 ；(R4) - (R5)-R3 (III) I5: SUB R1，R2，R3 ； (R2) - (R3)-R1 I6: ADD R4，R1，R5 ； (R1) +(R5)-R42. 如图所示为CPU在执行ADD R1, R2指令，请回答 1) 画出指令周期流程方框图,包括取指令阶段；2）图中指令和数据分别位于不同的缓存中，该CPU结构的名称是什么？能否将指令和数据存放在同一个缓存中？当前结构和将指令和数据同时存放的结构相比有什么优势？3. 某机器字长为16位，主存

11、容量为64K*16位，Cache容量为4K*16位，以组相联方式组织，共分为64组，主存与Cache间以每块16字大小传送数据。要求： 1）据下图，确定该计算机组相联映射方式过程的内存地址划分成几段，每段的作用是什么？2) 计算内存地址AA6E映射到Cache的位置(写出组号和可能的行号，组号用Gi表示, 行号用Lj表示)。 4. 下图为当代计算机流行总线结构(1)在图中的多总线结构中，请指出A、B、C和D总线的名称。(2)采用多总线结构有何优点?(3)某总线在一个总线周期中并行传送8个字节的数据，假设一个总线周期等于一个总线时钟周期，总线时钟频率为66MHz，则总线带宽是多少? CBAD5.

12、控存容量为512*32位，微程序可在整个控存中实现转移，控制微程序转移的条件有3个，微指令采用水平型格式，后继微指令地址采用断定方式。(1) 微字令三个字段分别是多少位？(2)根据下图简述微地址生成方式。得分四综合题(本大题共_3_题，每题_10_分，共_30_分。) 1 如图所示为双总线结构计算机，IR为指令寄存器，PC为程序计数器（具有加1功能），M为主存（受R/W读写信号控制, 该信号为0时读内存，为1时写内存），AR为主存地址寄存器，DR为数据缓冲寄存器，ALU内+-控制信号决定完成何种操作信号，控制信号G控制的一个门电路。所有箭头线上的小圈表示控制信号的输入/输出点。例如R1i表示寄

13、存器R1的输入，R1o表示寄存器R1的输出。未标信号的线表示直通，不受控制。微指令格式如下：1) “SUB R2,R1”指令完成(R2)-(R1)R1的功能操作。画出其指令周期流程方框图，设计相应的微指令，需要包括取指令阶段。2) “ADD (R3),R0”指令完成(R3)+(R0)R0的功能操作。画出其指令周期流程方框图，设计相应的微指令，需要包括取指令阶段。注意：参照下表指令格式，以二进制设计微指令。但写在答题纸上的结果必须是将二进制表示的微指令转换成16进制形式表示，将每条微指令的16进制表示写在指令周期流程图的边上。123456789101112131415161718192021R1

14、iR2iR3iR0iR1oR2oR3oR0oIRiIRoPCiPCoARiR/WDRiDRoXiYi+-G2.某16位机共有56条指令，有16个16位通用寄存器，有两个20位基址寄存器， 16个16位变址寄存器。指令汇编格式中的S(源)， D(目标)都是通用寄存器，M是主存的一个单元。ADD是单字长加法指令，操作码是 ADD (OP) =（A）H， 源操作数和目标操作数都位于通用寄存器，形式为ADD S, D；STA为双字长写数指令，操作码是STA(OP)=(1B)H, 源操作数在通用寄存器，目标操作数通过变址寻址方式获得，形式为STA S, M；LDA为读数指令，操作码为LDA(OP)=(3

15、C)H，目标操作数在通用寄存器中，源操作数用20位内存地址直接给出，形式为LDA D, M。要求：(1) 设计三条指令格式，要求确定指令操作码、源操作数和目的操作数的寻址方式以及地址长度，画出指令格式并标注各部分作用与位数；（2）处理机完成哪一种操作所花时间最短？那一种最长？请说明理由；（3）下列情况下每个十六进制指令字分别代表什么操作？如有编码不正确，请将其改正成为合法指令： (1D34)H (F0F8)H (5AD2)H3. 下图为CPU和12个I/O设备的中断结构，请回答：(1) 如何禁止设备H产生中断？(2) 若CPU现执行设备K的中断服务程序，IM0,IM1,IM2,IM3的状态是什

16、么？如果CPU正在执行设备A的中断服务程序，IM0,IM1,IM2,IM3的状态又是什么？(3) 如果设置成特殊中断模式，某状态下IM0,IM1,IM2,IM3值为1001，此时IR0,IR1,IR2,IR3值为1110，则CPU会响应哪一级中断(在IR0,IR1,IR2,IR3中选择一项)？(4) 当普通中断模式下，CPU在正常执行main程序时，有设备E提出中断请求，当CPU处理该中断服务程序时，设备A和H同时有中断请求, 请画图描述CPU完成这些设备的中断服务过程。 CPU中断优先级排队电 路与中断控制逻辑 高 优先权 低 高 0IR310IM31 3级IR 优 设备C设备B设备A0IR

17、210IM21 先 权 设备E设备D设备F2级IR0IR110IM11 1级IR设备L设备J设备K0IR010IM01设备I设备H设备G 低0级IR浙江大学城市学院年级：_ 专业：_ 班级：_ 学号：_ 姓名：_.装.订.线2009 2010 学年第 二 学期期末考试试卷计算机组成开课单位： 计算分院 ；考试形式：闭卷；考试时间：2010年7月_6日；所需时间： 120分钟题序一二三四总 分得分评卷人得分一选择题 (本大题共 25题，每题1分，共25分。) 1B2C3A4B5C6A7B8C9B10C11C12C13D14A15B16A17B18B19B20B21C22B23B24D25B得分二

18、填空题 (本大题共10题，每空格1分，共10分。) 1中断2512 / 293并发性4仲裁5主存/内存6容量7地址码8179相对10异或得分三分析题(本大题共_5_题，每题_7_分，共_35_分。)1. 流水过程中通常会出现以下三种相关冲突，使流水线断流。1. 资源相关 2. 数据相关 3. 控制相关读后写写后写写后读2. （1） 4分（2） 是哈佛结构， 1分可以放在同一个缓存中，但是将指令和数据分别存放，可以使取指令和取数据操作不容易产生冲突，从而提高整体速度。 2分3. 组相联 (1) Cache 4k 64组 每组 4行 每行16字主存64K 共64群 按64块一群 每块16字 *S-

19、DSW664第二步第一步第三步先根据 6位组号S 确定主存映射到cache的组，然后将该组4行cache的tag标志（S-D）部分(长度为6位)与内存地址的前6位进行比较。如果命中，再根据行内字地址进行比对。 4分AAE6=1010 10 10 1110 0110 根据 S= 可确定映射到主存编号为46的组（所有组序号为0-63）即 G47，该组一共有4行，行号为L188L191, 然后根据s-d= 与该组的4行进行比较，以确定是否命中。如果命中，则根据w=0110字内地址进行寻址。 3分 其中算出 47，给2分4. (1)A: CPU总线(4分) B：系统总线 C：高速总线 D：扩充总线(2

20、) (3分)体现了高速、中速、低速设备连接到不同总线上同时进行工作，以提高总线的效率和吞吐量处理器结构的变化不影响高速总线CPU和cache之间采用高速的CPU总线 。主存连在系统总线上。高速总线上可以连接高速LAN（100Mb/s局域网）、视频接口、图形接口、SCSI接口（支持本地磁盘驱动器和其他外设）、Firewire接口（支持大容量I/O设备）。 高速总线通过扩充总线接口与扩充总线相连，扩充总线上可以连接串行方式工作的I/O设备。 桥是一种具有缓冲、转换、控制功能的逻辑电路。CPU总线、系统总线和高速总线通过桥彼此相连。5. (1) 总长32位 4分微命令P测试判断字段微地址2039得分四综合题(