《超大规模集成电路设计导论》第6章电路参数计算.ppt

1、第四章电路参数计算,2020/6/18,1,电力学院,2020/6/18,2,2020/6/18,3,2020/6/18,4,2020/6/18,5,2020/6/18,6,2020/6/18,7,2020/6/18,8,2020/6/18,9,2020/6/18,10,2020/6/18,11,2020/6/18,12,2020/6/18,13,2020/6/18,14,对于增强型的MOS管，VgVt时，由于PN结反向漏电流等原因造成的电流称为截止电流，以Ioff表示。引起漏电的原因很多，下面仅介绍形成截止电流的几个组成部分，以N管为例：,2020/6/18,15,1、PN结反向饱和电流I0

2、结，其中：A为PN结面积，D电子扩散系数，Ln电子扩散长度，本征载流子浓度.2、耗尽层产生电流Ig其中：Xd为耗尽层宽度，为少数载流子寿命。,2020/6/18,16,3、场开启漏电流MOS管的结构是金属氧化物半导体，在有源区我们利用此结构来做MOS管。在场区，同样也有可能存在这种结构，从而形成寄生的晶体管。例如：一条Al引线如果跨越了两个相邻的扩散区，那麽就会形成场开启现象，产生场开启电流。,2020/6/18,17,2020/6/18,18,2020/6/18,19,2020/6/18,20,2020/6/18,21,2020/6/18,22,2020/6/18,23,数字电路的延迟由四部

3、分组成：门延迟连线延迟扇出延迟大电容延迟一、CMOS门延迟：门延迟的定义本征延迟,2020/6/18,24,2020/6/18,25,上升时间tr：输出信号波形从“1”电平的10%上升到90%需要的时间。即：V0：10%90%Vdd。下降时间tf：输出信号波形从“1”电平的90%下降到10%需要的时间。即：V0：90%10%Vdd。延迟时间td：输入电压变化到50%Vdd的时刻到输出电压变化到50%Vdd时刻之间的时间差。,2020/6/18,26,2020/6/18,27,1、下降时间：设：输入波形为理想脉冲Cl上的电压从0.9Vdd下降到Vdd-Vtn过程中，N管工作在饱和区Cl上的电压从

4、Vdd-Vtn下降到0.1Vdd过程中，N管工作在线性区根据放电电流的瞬态方程：,2020/6/18,28,CMOS反相器下降时间为：设：Vtn=0.2VddVdd=5v2、上升时间：由充电电流的瞬态方程：,2020/6/18,29,CMOS反相器的上升时间为：设：|Vtp|=0.2Vdd如果两管尺寸相同：时，有：,2020/6/18,30,3、延迟时间：通常假设输入信号为理想的阶跃信号的情况下，计算门的平均延迟时间：,2020/6/18,31,2020/6/18,32,2020/6/18,33,在计算连线延迟时，我们用最简单的RC网络模型。考察节点Vi的时间响应：,2020/6/18,34,

5、当网络节点分得很密时，上式可写成微分形式：式中：r为单位长度电阻，c为单位长度电容。通常信号在连线上的传播延迟时间可以用下式估算：其中：l为连线长度，由于，l在连线延迟中起主要作用。为了减小延迟时间，可行的策略是在连线中加若干个Buffer。,2020/6/18,35,2020/6/18,36,2020/6/18,37,逻辑门的输出端所接的输入门的个数称为电路的扇出：Fout对于电路扇出参数的主要限制是：,2020/6/18,38,2020/6/18,39,扇出端的负载等于每个输入端的栅电容之和：在电路设计中，如果一个反相器的扇出为N，即Fout=N。其驱动能力应提高N倍，才能获得与其驱动一级

6、门相同的延迟时间。否则它的上升及下降时间都会下降N倍。,2020/6/18,40,2020/6/18,41,大电容负载驱动电路问题：一个门驱动非常大的负载时，会引起延迟的增大。要想在允许的门延迟时间内驱动大电容负载，只有提高，即增大W，将使栅面积LW增大，管子的输入电容（即栅电容）Cg也随之增大，它相对于前一级又是一个大电容负载。如何解决这一问题呢？Mead和Conway论证了用逐级放大反相器构成的驱动电路可有效地解决驱动大电容负载问题。,2020/6/18,42,例如：设一个标准反相器：如果不增加反相器的驱动能力，其延迟时间将增大27倍，即T=27tpd。,2020/6/18,43,逐级放大

7、方法：为了保证输出低电平Vol不变，而维持标准反相器的不变的条件下，逐级放大驱动管和负载管的宽长比，使每级放大的比例因子f相等。,2020/6/18,44,2020/6/18,45,CMOS电路的功耗主要由两部分组成：1、静态功耗：由反向漏电流造成的功耗。2、动态功耗：由CMOS开关的瞬态电流和负载电容的充放电造成的功耗。,2020/6/18,46,2020/6/18,47,CMOS在静态时，P、N管只有一个导通。由于没有Vdd到GND的直流通路，所以CMOS静态功耗应当等于零。但在实际当中，由于存在反向漏电流：静态功耗：其中：n为器件个数。,2020/6/18,48,2020/6/18,49

8、,CMOS电路在“0”和“1”的转换过程中，P、N管会同时导通，产生一个窄脉冲电流，由Vdd到GND。同时，对负载电容充电也需要电流。,2020/6/18,50,（2）输入为非理想的波形另一种动态功耗称为交变功耗PA，它是在输入波形为非理想波形时，反相器处于输入波形上升沿和下降沿的瞬间，负载管和驱动管会同时导通而引起的功耗。交变电流的峰值，tr，tf为输入信号的上升及下降延迟时间。,2020/6/18,51,2020/6/18,52,2020/6/18,53,2020/6/18,54,2020/6/18,55,2020/6/18,56,2020/6/18,57,在CMOS芯片结构中，存在一条由

9、Vdd到Vss的寄生的P+/N/P/N+的电流通路。这PNPN通路包含了三个PN结，形成了交叉耦合的一对PNP和NPN的双极型晶体管。,2020/6/18,58,阱内有一个纵向NPN管，阱外有一个横向NPN管，两个晶体管的集电极各自驱动另一个管子的基极，构成正反馈回路。P阱中纵向NPN管的电流放大倍数约为50-几百，P阱外横向PNP管的大约为0.5-10。PNP管发射极P+与P阱之间的距离越小则值越大。Rw和Rs为基极寄生电阻，阱电阻Rw的典型值为1K-20K之间，衬底电阻Rs的典型值在500-700。如果两个晶体管的电流放大倍数和基极寄生电阻Rw、Rs值太大，则很容易在外部噪声的作用下，触发

10、闸流效应。,2020/6/18,59,2020/6/18,60,2020/6/18,61,2020/6/18,62,2020/6/18,63,2020/6/18,64,防止和控制闸流效应需要从生产工艺和版图设计两方面着手。通常所采取的措施，其目标基本都是减小寄生晶体管的电流增益和降低寄生晶体管的基射极分流电阻Rw、Rs。减小值：增加横向PNP管的基极宽度，减小其电流放大倍数pnp。,2020/6/18,65,采用伪收集极：在P-阱和P+之间加一个接地的，由P-和P+组成的区域。它可以收集由横向PNP管发射极注入进来的空穴。这就阻止了纵向NPN管的基极注入，从而有效地减少PNP管的电流放大倍数pnp。,2020/6/18,66,采用保护环保护环可以有效地降低横向电阻和横向电流密度。同时，由于加大了P-N-P管的基区宽度使pnp下降。,2020/6/18,67,2020/6/18,68,2020/6/18,69,2020/6/18,70,2020/6/18,71,2020/6/18,72,2020/6/18,73,202