边沿触发器课件

边沿触发器为了提高触发器的抗干扰能力，希望触发器的次态仅仅取决于CP信号的沿（上升沿和下降沿）到达时刻输入信号的状态，而在此之前和之后输入状态的变化对次态没有影响。维持-阻塞边沿D触发器CMOS主从结构边沿触发器利用传输延迟时间的边沿触发器1§5.3.1维持—阻塞边沿D触发器置1维持线置0维持线&&&&Q&&QCPSRG1G2G3G4G5G6S’R’置0阻塞线置1阻塞线0102§5.3.1维持—阻塞边沿D触发器单端输入置1维持线置0维持线&&&&Q&&QCPRG1G2G3G4G5G6S’R’置0阻塞线D置1阻塞线3§5.3.1维持—阻塞边沿D触发器电路图符号QQC11DRSSDRDCPD国标符号国标符号“>”表示单元触发动作4DQn+100011011Qn0激励表101§5.3.1维持—阻塞边沿D触发器特性方程（状态方程）与状态表状态转移图与激励表DQn+1状态表0110CP

5§5.3.1维持—阻塞边沿D触发器动态特性建立时间保持时间传输延迟最高时钟频率6§5.3.1维持—阻塞边沿D触发器动态特性建立时间电路特点：CP是加在G3和G4上的；

CP

到达前，G5和G6的输出必须稳定地建立；

D端的输入信号必须先于CP的上升沿到达；

7§5.3.1维持—阻塞边沿D触发器动态特性保持时间为了实现边沿触发，应保证CP=1期间G6的输出始终不变；或者使G6的变化受到输入控制门的封锁。考虑阻塞线置1阻塞置0阻塞0111018§5.3.2CMOS主从结构边沿触发器电路结构CP=0时，TG1接通，TG2关闭，主触发器接收输入信号，Q’=D；CP=0时，TG4接通，TG3关闭，输出维持不变(从)。当CP从0变成1，上升沿……9§5.3.2CMOS主从结构边沿触发器CP由0变1时，TG1关闭，TG2接通，G1门输入端电容存储，被切断前!Q’的状态被主触发器保存;CP=1，TG3接通，TG4关闭，输出维持不变（主）。上升沿触发，即“输入输出复合”；但“主从复合”在上升沿。改变CP信号极性，可构成下降沿触发。电路结构（全）CP=0时，TG1接通，TG2关闭，主触发器接收输入信号，Q’=D；CP=0时，TG4接通，TG3关闭，输出维持不变(从)。10§5.3.3利用传输延迟时间的边沿触发器电路结构G1、G2组成基本RS触发器，G3、G4为导引门，其延迟时间大于基本RS触发器翻转时间。注意B和B’门。11§5.3.3利用传输延迟时间的边沿触发器CP=1期间：12§5.3.3利用传输延迟时间的边沿触发器CP由1变0时，首先封锁B、B’两个与门，基本RS触发器等效为：由于延迟时间大，CP下跳时，G3、G4门的输出还没有变化，由基本RS触发器特性方程：此后，G3、G4门也被封锁，J、K的变化不再起作用。CP下降沿触发。PP’13讨论电平触发v.s.主从触发v.s.JK主从v.s.

边沿触发电平触发多次翻转；主从触发从触发器的状态不会多次翻转，输出状态在一个时钟周期（相位从下降沿开始）内稳定不变；主触发器仍可能多次翻转；主从JK触发一次性改变：一个CP内主触发器可以改变一次，也只能改变一次；边沿触发——为了提高触发器的可靠性，增强抗干扰能力，希望触发器的次态仅仅取决于CP信号下降沿（或上升沿）到达时刻输入信号的状态；在此之前和之后，输入信号的变化对触发器的次态没有影响。14讨论动态特性（回顾）基本RS同步RS主从JK维阻D