信息与通信PCB-design整合flow训练课程1

PCBDesignFlow与设计流程改善介绍课程bySteveChen课程介绍的流程NewDesign/ECOTitleBlock&DesigntemplateSchematicDesign&DatabaseLinkingNetlisttoAllegroBack-annotationtoCaptureCIS（第一天）ModulereuseConstrainmanagerNewDesign/ECOSchematicDesign&DatabaseLinkingBack-annotationtoCaptureCIS（第二天）DesignVariantNewDesign/ECOSchematicDesign&DatabaseLinkingBOM（第三天）Agenda

现行设计流程介绍未来设计流程说明流程的详细介绍(1)TitleBlock的规范與DesignTemplate的设定。

LinkDatabase与Pre-RDBOMNetlist介绍（Newdesign/ECO）

BackAnnotation介绍

UpdatepropertyfromAllegrotoCaptureCISBOM的产出Agenda流程的详细介绍(2)Modulereuse介绍

ConstrainManager介绍

DesignVariant介绍预期的问题说明

OLB的修改与maintainBOM的建立

Database的建立。目前设计流程的现况说明

CaptureCIS:

现行的netlist使用thirdparty的方式，只能将CaptureCIS的Netlist,PartNumber,SchematicSymbol,PackageType与PCBfootprint等属性数据带到Allegrolayouttool上。因此，constrainmanager,modulereuse的information无法带到Allegro。

Netlist的结果仅需符合Allegrolayout与出BOM的需求即可。设计的结果由Allegro进行netin的动作，将第二项的属性带入Allegro。目前设计流程的现况说明

Allegro:

由netin进来的属性数据去做PCBlayout设计。

Layout当中没有constrainmanager的方便性。

Layout完毕后由board檔出componentreport给RDengineer做RDBOM的upload工作。完成后的board档一样藉由thirdparty的方式作backannotation的动作，以期captureCIS的schematics与board檔的reference内容相符。未来的设计流程说明CaptureCIS:

从现行的thirdpartynetlist的方式改为Cadence标准的Allegronetlist方式。由于netlist的结果为Allegroboard檔，自然engineer的schematics会包含到netin的部分。可以缩短netin错误造成layout与engineer往返的修改时间。netlist结果不仅可提供Allegrolayout的需求，亦可将constrainmanager,modulereuse等的information带到Allegro，以其提升layout的效能。modulereuse的功能，使engineer在设计上可以利用CaptureCIS的linkdatabase方式搜寻可用的module，并将该module当作一个组件摆放在线路图当中。未来的设计流程说明Allegro:

由engineer得来的board档直接进行layout工作。加入constrainmanager的information，可以使layout人员在第一时间做到正确的layout需求。导入modulereuse的功能，可以使layout的placement与routing时间有效地节省下来。使用Cadence的标准流程作back-annotation.

提供layout人员可以做pinswap与gateswap的动作，藉由backannotation的作法保证线路图与layout结果的同步。目前设计流程的缺点

无法使用到Cadence的标准流程中的modulereuse功能。需要使用人为的控管方式确保Capture的线路图没有重复出现的referencenumber。无法使用到constrainmanager的功能，layout人员无法在第一时间知道layout的线段是否超出layoutguide。

Netin的结果无法直接产出board档，必须使用Allegro做importlogic的动作。NewDesign/ECOTitleBlock&DesigntemplateSchematicDesign&DatabaseLinkingNetlisttoAllegroBack-annotationtoCaptureCISTitleBlock与DesignTemplate的规范(1)

将TitleBlock的路径指到O:\OLB\TITLEBLOCK.OLBTitleBlock的名称设为TitleBlock_Accton

选用的图面皆用Csize。打印的条件都选定为A3size。TitleBlock与DesignTemplate的规范(2)

键入该页的PageName。

敲入设计者的名字。NewDesign/ECOTitleBlock&DesigntemplateSchematicDesign&DatabaseLinkingNetlisttoAllegroBack-annotationtoCaptureCISDatabaseLinkingofCaptureCISTableViewofCISDatabaseAttributesofCISDatabasePre-RDBOM介绍

在Schematics完成之后，RD工程师在PCBlayout之前由MFG产生BOM的Excel数据，该数据会显示此份线路图所使用的零件等级为ABC的种类。

CE与采购可以藉由该流程取得Pre-RDBOM作BOM的分析。以期在RD设计的最源头便可做到最佳的零件选择。此流程预计在九月中旬以后导入研发的设计流程。CreatePre-RDBOMwithMFGCreatePre-RDBOMwithMFGCreatePre-RDBOMwithMFGCreatePre-RDBOMwithMFG★反白的选项要先去除。CreatePre-RDBOMwithMFGCreatePre-RDBOMwithMFGCreatePre-RDBOMwithMFGCreatePre-RDBOMwithMFGNewDesign/ECOTitleBlock&DesigntemplateSchematicDesign&DatabaseLinkingNetlisttoAllegroBack-annotationtoCaptureCISNetlisttoAllegro(1)NetlisttoAllegro(2)NetlisttoAllegro(3)NewDesign/ECOTitleBlock&DesigntemplateSchematicDesign&DatabaseLinkingNetlisttoAllegroBack-annotationtoCaptureCISBack-annotation（1）Back-annotation（2）Back-annotation（3）Back-annotation（4）NewDesign/ECOTitleBlock&DesigntemplateSchematicDesign&DatabaseLinkingNetlisttoAllegroBack-annotationtoCaptureCIS（第一天）