【MOOC】《数字逻辑与集成电路设计(ASIC设计)》电子科技大学-章节作业期末中国大学慕课答案

【MOOC】《数字逻辑与集成电路设计(ASIC设计)》电子科技大学-章节作业期末中国大学慕课答案

有些题目顺序不一致，下载后按键盘ctrl+F进行搜索2.数字逻辑电路设计基础数字逻辑电路设计基础单元测验1.单选题：在数字电路中，晶体三极管一般应该工作在截止态或饱和态。

选项：

A、正确

B、错误

答案：【正确】2.单选题：二进制数的基本运算规则是“逢二进一”，所以1+1=10。

选项：

A、正确

B、错误

答案：【正确】3.单选题：卡诺图中，两个相邻的最小项至少多只有一个变量互反。

选项：

A、正确

B、错误

答案：【正确】4.单选题：“0”的补码只有一种形式。

选项：

A、正确

B、错误

答案：【正确】5.单选题：在数字电路中，逻辑功能相同的TTL门和CMOS门总是可以互相替代使用。

选项：

A、正确

B、错误

答案：【错误】6.单选题：只用或非门就可以实现与、或、非这三种基本的逻辑运算。

选项：

A、正确

B、错误

答案：【正确】7.单选题：CMOS门电路的输入可悬空当作逻辑“0”使用。

选项：

A、正确

B、错误

答案：【错误】8.单选题：BCD码指用4位二进制表示的十进制。

选项：

A、正确

B、错误

答案：【错误】9.单选题：(30.25)?十进制?=?(11110.01)?二进制

选项：

A、正确

B、错误

答案：【正确】10.单选题：数字电路的输出只可能有“0”和“1”两种状态。

选项：

A、正确

B、错误

答案：【错误】11.单选题：无关项和约束项都不影响电路功能。

选项：

A、正确

B、错误

答案：【错误】12.单选题：A0=A

选项：

A、正确

B、错误

答案：【正确】3.硬件描述语言基础硬件描述语言基础单元测验1.单选题：以下Verilog代码最有可能描述的是always@(posedgeclk)beginif(reset==0)y<=0;elsey<=a;end

选项：

A、计数器

B、触发器

C、锁存器

D、移位寄存器

E、分频器

F、加法器

G、多路选择器

H、比较器

答案：【触发器】2.单选题：以下Verilog代码最有可能描述的是assignc=d？a：b;

选项：

A、乘法器

B、加法器

C、多路选择器

D、分频器

E、计数器

F、触发器

G、锁存器

H、多路复用器

I、移位寄存器

J、比较器

答案：【多路选择器】3.单选题：以下Verilog代码中信号c的位宽最有可能是assignc=&a

选项：

A、0

B、1

C、2

D、3

答案：【1】4.单选题：以下Verilog代码最有可能描述的是assign{c,d}=a+b;

选项：

A、与操作

B、全加器

C、半加器

D、或操作

答案：【半加器】5.单选题：以下Verilog代码最有可能描述的是assignc=!(a^b);

选项：

A、异或门

B、或非门

C、同或门

D、或门

E、与非门

F、与门

G、非门

答案：【同或门】6.单选题：以下Verilog代码最有可能描述的是assignc=!(a&b);

选项：

A、与门

B、或门

C、与非门

D、或非门

E、异或门

F、同或门

G、非门

答案：【与非门】7.单选题：按以下Verilog代码描述，如果当前输出为00001000，当enable=1且reset=1时，则输出out最有可能为moduleone_hot_cnt(out,enable,clk,reset);output[7:0]out;inputenable,clk,reset;reg[7:0]out;always@(posedgeclk)if(reset)out<=8'b0000_0001;elseif(enable)out<={out[6],out[5],out[4],out[3],out[2],out[1],out[0],out[7]};endmodule

选项：

A、0000_0000

B、0000_0001

C、0000_1000

D、0001_0000

E、0000_0100

答案：【0000_0001】8.单选题：以下Verilog代码描述了一个触发器，横线空格处中的数值最有可能是moduledff_sync_reset(data,clk,reset,q);inputdata,clk,reset;outputq;regq;always@(posedgeclk)if(~reset)beginq<=1'b;endelsebeginq<=data;endendmodule

选项：

A、0

B、1

C、x

D、z

答案：【0】9.单选题：用Verilog语言描述信号a不等于b，应该写为

选项：

A、a!=b

B、a~=b

C、ab

D、ab

答案：【a!=b】10.单选题：在Verilog语言中，时钟clk信号的下降沿可以表示为

选项：

A、posedgeclk

B、negedgeclk

C、clk=’1’

D、clk=’0’

答案：【negedgeclk】11.单选题：HDL语言支持多种设计描述风格，以下错误的是

选项：

A、器件描述

B、结构描述

C、数据流描述

D、行为描述

答案：【器件描述】12.单选题：如果信号a位宽为2，信号b位宽为3位，以下Verilog代码中信号y最合理的位宽应该是assigny={a,b};

选项：

A、2

B、3

C、4

D、5

答案：【5】13.单选题：以下Verilog代码最有可能描述的是always@(*)beginy=0;if(sel==0)y=a;elsey=b;end

选项：

A、锁存器

B、多路复用器

C、比较器

D、计数器

E、触发器

F、桶形移位器

G、多路选择器

H、加法器

I、比较器

答案：【多路复用器】4.数字逻辑电路设计方法数字逻辑电路设计方法单元测验（组合部分）1.单选题：若a=4’b0010，b=4’b1010，则Verilog表达式a&&b的结果是

选项：

A、0010

B、1100

C、1

D、0

E、1010

F、1011

G、0010

答案：【1】2.单选题：以下Verilog代码最有可能描述的是moduleM(a,b,a_gt_b,a_eq_b,a_lt_b);inputa,b;outputa_gt_b,a_eq_b,a_lt_b;assigna_gt_b=(a>b),a_eq_b=(a==b),a_lt_b=(a<p=""><>endmodule

选项：

A、全加器

B、比较器

C、奇偶校验器

D、多路复用器

E、半加器

答案：【比较器】3.单选题：以下Verilog代码最有可能描述的是modulefunc(reset,clk,out);inputclk,reset;outputregout;reg[2:0]count;always@(posedgeclk,reset)beginif(~reset)begincount<=0;out<=0;endelsebeginif(count==5)begincount<=0;out<=~out;endelsecount<=count+1;endendendmodule

选项：

A、5分频电路

B、6分频电路

C、10分频电路

D、12分频电路

答案：【12分频电路】4.单选题：设所有信号位宽全部为1，以下Verilog代码最有可能描述的是notU_inv(inv_sel,sel);andU_anda(asel,a,inv_sel),andU_andb(bsel,b,sel);orU_or(y,asel,bsel);

选项：

A、多路复用器

B、多路选择器

C、奇偶校验器

D、加法器

E、比较器

答案：【多路复用器】5.单选题：采用奇偶校验电路可以发现代码传送过程中的所有错误。

选项：

A、正确

B、错误

答案：【错误】数字逻辑电路设计方法单元测验（时序部分）1.单选题：已知如下状态转移图，下面下划线处最有可能的Verilog代码是modulereduce(clk,reset,in,out);inputclk,reset,in;outputout;regout;reg[1:0]state;reg[1:0]next_state;parameterS0=2’b00;parameterS1=2’b01;parameterS2=2’b10;always@(posedgeclk)if(reset)state=;elsestate=next_state;……

选项：

A、S0

B、00

C、S1

D、S2

E、01

F、10

G、11

H、0

I、1

答案：【S0】2.单选题：以下Verilog代码最有可能描述的是moduleshiftreg_PA(E,A,clk,rst);outputA;inputE，clk,rst;regA,B,C,D;always@(posedgeclkorposedgerst)beginif(rst)beginA=0;B=0;C=0;D=0;endelsebeginA<=B;B<=C;C<=D;D<=E;endendendmodule

选项：

A、同步复位的移位寄存器

B、异步复位的移位寄存器

C、同步置位的移位寄存器

D、异步置位的移位寄存器

答案：【异步复位的移位寄存器】3.单选题：以下Verilog代码最有可能描述的是always@(posedgeclk_in)if(reset)beginclk_out<=1'b0;endelseif(enable)beginclk_out<=!clk_out;end

选项：

A、分频器

B、计数器

C、序列检测器

D、触发器

E、锁存器

F、多路选择器

G、比较器

H、移位寄存器

I、桶形移位器

J、乘法器

K、加法器

L、奇偶校验器

M、序列产生器

N、多路复用器

答案：【分频器】4.单选题：以下Verilog代码最有可能描述的是always@(posedgeclk)beginif(reset)out<=8'b0;elseif(enable)out<=out+1;end

选项：

A、计数器

B、分频器

C、移位寄存器

D、锁存器

E、多路复用器

F、比较器

G、触发器

H、序列产生器

I、序列检测器

J、桶形移位器

K、多路选择器

L、加法器

M、乘法器

N、比较器

O、奇偶校验器

答案：【计数器】5.单选题：用VerilogHDL描述如下电路功能，其中输入是A和CP，输出为Q1、Q2和Q3。则最有可能的Verilog代码是

选项：

A、Q1=A;Q2=Q1;Q3=Q2;

B、A=Q1;Q1=Q2;Q2=Q3;

C、Q1<=A;Q2<=Q1;Q3<=Q2;

D、A<=Q1;Q1<=Q2;Q2<=Q3;

答案：【Q1<=A;Q2<=Q1;Q3<=Q2;】6.单选题：状态机编码方式中，占用触发器最多、但可减少状态译码组合逻辑资源的方式是

选项：

A、独热码

B、二进制顺序编码

C、格雷码

D、BCD码

答案：【独热码】7.单选题：关于Mealy型状态机和Moore型状态机，以下描述错误的是

选项：

A、Mealy机和Moore机中的状态都可能随着输入的变化而变化

B、Mealy机的输出由输入和状态共同决定，而Moore机的输出仅由状态决定

C、实现相同的功能时，Moore机所需的状态数可能更少

D、通常Moore机的输出毛刺更少

答案：【实现相同的功能时，Moore机所需的状态数可能更少】8.单选题：以下对Moore型状态机评价不正确的是

选项：

A、输出仅由状态决定

B、输出较多时所需的状态较多

C、通常用于比较复杂的过程控制

D、设计方法相对简单

答案：【通常用于比较复杂的过程控制】9.单选题：已知如下状态转移图，下面下划线处最有可能的Verilog代码是modulereduce(clk,reset,in,out);inputclk,reset,in;outputout;regout;reg[1:0]state;reg[1:0]next_state;parameterS0=2’b00;parameterS1=2’b01;parameterS2=2’b10;……always@(inorstate)case(state)……S2:beginif(in)beginnext_state=S2;；endelse……end……

选项：

A、out=1

B、out=0

C、in=0/out=0

D、in=1/out=1

E、in=1/out=0

F、in=0/out=1

答案：【out=0】10.单选题：下面所示状态机是

选项：

A、Moore型状态机

B、Mealy型状态机

C、可能是Moore型或者Mealy型

D、以上都不对

答案：【Mealy型状态机】11.单选题：下面所示状态机是

选项：

A、Moore型状态机

B、Mealy型状态机

C、可能是Moore型或者Mealy型

D、以上都不对

答案：【Moore型状态机】12.单选题：已知如下状态转移图，下面下划线处最有可能的Verilog代码是modulereduce(clk,reset,in,out);inputclk,reset,in;outputout;regout;reg[1:0]state;reg[1:0]next_state;parameterS0=2’b00;parameterS1=2’b01;parameterS2=2’b10;always@(posedgeclk)if(reset)state=S0;elsestate=next_state;always@(*)case(state)……S2:beginif(in)next_state=;elsenext_state=S0;end……

选项：

A、S0

B、S1

C、S2

D、10

E、00

F、01

G、0

H、1

答案：【S2】5.微处理器的设计与实现微处理器的设计与实现单元测试1.单选题：CPU中程序计数器用于提供下一条待取指令的存放地址。下面Verilog代码描述了两种形成程序计数器（pc_addr）新值的方式：其一是顺序执行的时候，其二是遇到要改变顺序执行程序的情况（如执行跳转指令JMP后）。下面下划线处最有可能的Verilog代码是modulecounter(pc_addr,ir_addr,load,clock,rst);output[12:0]pc_addr;input[12:0]ir_addr;inputload,clock,rst;reg[12:0]pc_addr;always@(posedgeclockorposedgerst)//clock或rst上升沿来的时候beginif(rst)pc_addr<=13'b0_0000_0000_0000;elseif(load)//（跳转指令）pc_addr<=ir_addr;elsepc_addr<=___________;（顺序执行情况）endendmodule

选项：

A、ir_addr+1

B、pc_addr+ir_addr

C、pc_addr

D、pc_addr+1

E、ir_addr

答案：【pc_addr+1】2.单选题：算术逻辑运算单元(ALU)是CPU的重要组成部分。下面Verilog代码描述了一个ALU单元根据信号opcode取值实现的加、与、异或、跳转等基本操作运算。下面下划线处最有可能的Verilog代码是modulealu(alu_out,zero,data,accum,alu_clk,opcode);output[7:0]alu_out;outputzero;input[7:0]data,accum;input[2:0]opcode;inputalu_clk;reg[7:0]alu_out;parameterHLT=3'b000,SKZ=3'b001,ADD=3'b010,ANDD=3'b011,XORR=3'b100,LDA=3'b101,STO=3'b110,JMP=3'b111;assignzero=!accum;always@(posedgealu_clk)begin________(opcode)HLT:alu_out<=accum;SKZ:alu_out<=accum;ADD:alu_out<=data+accum;ANDD:alu_out<=data&accum;XORR:alu_out<=data^accum;LDA:alu_out<=data;STO:alu_out<=accum;JMP:alu_out<=accum;default:alu_out<=8'bxxxx_xxxx;______endendmodule

选项：

A、ifendif

B、caseendcase

C、whileendwhile

D、tableendtable

答案：【caseendcase】3.单选题：以下不属于常规CPU基本功能的是

选项：

A、存储指令

B、取指令

C、分析指令

D、执行指令

答案：【存储指令】4.单选题：一个带有进位（或借位）的4bit加法-减法器，当控制信号con为0时进行加法运算，当控制信号con为1时进行减法运算。下面下划线处最有可能的Verilog代码是moduleadd_sub_4bit(a,b,ci,con,s,co);input[3:0]a,b;inputci,con;output[3:0]s;outputco;reg[3:0]s;regco;always@(________)beginIf(con){co,s}=a-b-ci;else{co,s}=a+b+ci;endmodule

选项：

A、a,b,ci

B、a,b,ci,con

C、clk

D、a,b

E、*

F、a,b,ci,con,s,co

答案：【a,b,ci,con】6.可编程逻辑器件可编程器件测验1.单选题：在EDA工具中，负责把HDL代码转换成硬件电路网表的软件称为

选项：

A、仿真器

B、适配器

C、综合器

D、下载器

答案：【综合器】2.单选题：在FPGA开发设计中，负责在目标器件上实现布局布线的EDA工具称为

选项：

A、仿真器

B、适配器

C、综合器

D、下载器

答案：【适配器】3.单选题：FPGA开发实现过程包括设计输入、逻辑综合、器件适配、编程下载、功能仿真、时序仿真、硬件测试等步骤，以下正确的设计流程是

选项：

A、设计输入、功能仿真、逻辑综合、器件适配、时序