《Xilinx FPGACPLD设计初级教程》课件实验六

实验六

数码管蛇形显示

1.实验目的

◆掌握利用人眼惰性现象让几个数码管同时显示的方法。

◆掌握ISE9.1i综合工具的使用。

◆掌握ModelSimSE6.2b仿真工具的使用。

◆掌握引脚分配方法。

◆掌握JTAG下载工具的使用。

2.实验内容

本实验要求以EZBoard为开发板，完成逻辑设计后并下板测试。实现的功能为：以一只pb按键作为复位键，另一只pb按键作为启动键。启动后蛇形显示从左向右、从右向左不停地移动。EZBoard开发板上的晶振频率为4MHz，按键pb(1)～pb(4)在按下时为低电平，数码管低电平驱动。

设计的端口连接如图T6.1所示，方框里的名称为设计模块中定义的名称(此名称是本实验参考程序中定义的名称)，方框外的名称为对应EZBoard开发板上的器件名称。图T6.1数码蛇形显示端口连接说明：本实验参考程序代码中，蛇形显示的移动方式如图T6.2所示(步骤1～26)，开始时点亮一只数码管，并置数为8。设计者也可另行设计其他方式。图T6.2蛇形显示移动步骤要完成此实验，应按照下面的步骤一步一步进行。

(1)使用ISE9.1i新建工程项目。

(2)使用ISE9.1i文本编辑器进行电路逻辑设计。

(3)使用ISE9.1i综合工程项目。

(4)使用ISE9.1i文本编辑器编写测试文件。

(5)使用ModelSimSE6.2b工具进行仿真测试。

(6)使用ISE9.1i工具进行引脚分配、布线并生成下载的jed文件。

(7)通过JTAG下载线将PC机与EZBoard板卡连接起来，使用ISE9.1i的iMPACT工具将jed文件下载至EZBoard板卡上。

(8)通过按键,观察数码管上的蛇形移动，以此来验证逻辑设计的正确性。

3.实验步骤

(1)建立ISE工程。

具体步骤如下：

①打开ISE9.1i，选择“开始”→“程序”→“XilinxISE9.1i”→“ProjectNavigator”(或者直接双击桌面图标启动ISE)。

②新建一个工程项目，选择菜单命令“File”→“NewProject”(如果打开ISE后，上面已经有存在的工程项目，请选择“File”→“CloseProject”)。图T6.3新建工程向导④在弹出的“DeviceProperties”对话框中选择FPGA的型号、仿真工具和硬件描述语言类型。

● Family:XC9500XLCPLDs。

● Device:XC95144XL。

● Package:TQ100。

● Speed:–10。

● SynthesisTool:XST(VHDL/Verilog)。

● Simulator:ModelSim-SEVerilog。

● PreferredLanguage:Verilog(如果是VHDL语言用户，请选择VHDL)。⑤点击“Next”按钮，弹出“CreateNewSource”对话框。

⑥点击“Next”按钮，弹出“AddExistingSources”对话框。

⑦点击“Next”按钮，在弹出的“ProjectSummary”对话框中点击“Finish”按钮，完成工程项目的建立，如图T6.4所示。图T6.4“ProjectSummary”对话框

(2)使用文本编辑形式完成对电路功能的描述，并完成综合。

具体步骤如下：

①在新建工程向导完成以后，点击“New”按钮，如图T6.5所示。图T6.5点击“New”按钮②在出现的“New”对话框里选择“TextFile”，点击“OK”按钮，如图T6.6所示。图T6.6选择“TextFile”③此时在新建的文本对话框中，按照本实验的功能说明，用VerilogHDL或VHDL语言完成此实验功能的逻辑编程。

④待程序设计完成后，选择菜单“File”→“SaveAs”保存文件，在“文件名”里填写要保存文件的名字(这里以lab6.v为例)，然后点击“保存”按钮，如图T6.7所示。图T6.7保存文件⑤在工程项目的“Sources”窗口中右击“xc95144xl-10TQ100”，选择“AddSource...”，如图T6.8所示。图T6.8加入源代码⑥通过上一步骤会出现“AddExistingSources”对话框，在此对话框中选择lab6.v文件，点击“打开”按钮，如图T6.9所示。图T6.9选择源代码⑦在随后出现的“AddingSoureFiles…”对话框中点击“OK”按钮，如图T6.10所示。图T6.10添加源文件⑧在工程项目的“Sources”窗口中，单击“lab6.v”，在工程项目的资源操作窗口(Processes)中展开“ImplementDesign”,双击“Synthesize-XST”，进行综合，综合完成后如图T6.11所示。图T6.11综合设计注意：综合完成后，在“Synthesize-XST”上会显示一个小图标，表示该步骤的完成情况。有些警告是可以忽略的。图标的含义如下：

●“对号”表示该操作步骤成功完成。

●“叹号”表示该操作步骤虽完成，但有警告信息。

●“叉号”表示该操作步骤因错误而未完成。

如果编写的程序有错误，请查看“errors”窗口里的提示信息，并修改相应的错误代码，然后保存，再进行综合。

(3)使用ModelSimSE6.2b仿真工具对电路进行前仿真测试。具体步骤如下：

①在ISEProjectNavigator中，选择菜单“File”→“New”，在出现的“New”对话框中选择“TextFile”，点击“OK”按钮，此时在新建的文本对话框里编写仿真程序。

②待编写完仿真程序后，选择菜单“File”→“SaveAs”，在出现的“保存文本”对话框的“文件名”中输入lab6_tp.v，然后点击“保存”按钮。

③在ISEProjectNavigator中，选择菜单“Project”→“AddSource”，指向上一步骤保存的lab6_tp.v文件夹目录，选择lab6_tp.v文件，点击“打开”按钮。在弹出的“AddingSourceFiles…”对话框里，点击“OK”按钮，如图T6.12所示。图T6.12添加仿真文件④在工程项目的Sources窗口中，确保“Sourcesfor”的选项为“BehavioralSimulation”。

⑤在工程项目的Sources窗口中，选中工程的顶层文件lab6_tp.v(注意这很关键，不然仿真的波形出不来)，然后展开工程的资源操作窗口(Processes)里的“ModelSimSimulator”选项，双击“SimulateBehavioralModel”，进入“ModelSimSE6.2b”仿真环境。

⑥按照相关步骤，最后仿真出来的参考波形如图T6.13所示。图T6.13时序波形

(4)分配引脚，并完成布线，生成下载的二进制文件。

具体步骤如下：

①在工程项目的“Sources”窗口中，确保“Sourcesfor”选择了“Synthesis/Implementation”选项。此时单击工程的顶层文件lab6.v，在工程项目的资源操作窗口(Processes)中，展开“UserConstraints”，并双击“AssignPackagePins”。在随后出现的“ProjectNavigator”对话框里，点击“Yes”按钮。

②在XilinxPACE中浏览“DesignObjectList-I/OPins”窗口，在Loc中输入对应的引脚。图T6.14为配置好的此实验的引脚图表。图T6.14参考“lab6_ucf.txt”文件配置引脚③在XilinxPACE窗口中，选择“File”→“Save”。在出现的“BusDelimiter”对话框里，选择默认的“XSTDefault”形式，点击“OK”按钮。

④关闭XilinxPACE窗口。在工程项目的资源操作窗口(Processes)中双击“ImplementDesign”，进行布局布线并生成jed下载文件，如图T6.15所示。图T6.15进行布局布线注意：布局布线完成后，如有错误出现，请查看芯片类型和引脚配置是否正确。

(5)接通板卡电源和JATG下载线，并下载jed程序到板卡上进行测试。

具体步骤如下：

①用JTAG-USB下载线或并口JTAG下载线将PC机与EZBoard板卡JTAG接口连接起来。

②展开“GenerateProgrammingFile”，双击“ConfigureDevice(iMPACT)”，如图T6.16所示。在出现“iMPACT–WelcometoiMPACT”对话框后，单击“Finish”按钮。图T6.16启动iMPACT③在为xc95144xl芯片选择对应的下载程序时，选lab6.jed，点击“Open”按钮，如图T6.1