《电子与电工技术》课件第14章

14.1概述

14.2触发器

14.3时序逻辑电路的分析方法

14.4计数器与寄存器

14.5时序逻辑电路的设计方法

实训八触发器与计数器的测试与应用小结习题

第14章时序逻辑电路逻辑电路有两大类，即前面所介绍的组合逻辑电路和时序逻辑电路。时序逻辑电路框图如图14－1所示。14.1概述图14－1时序逻辑电路框图14.2.1基本RS触发器

1.电路结构与工作原理

1)电路结构

基本RS触发器由两个与非门构成，电路如图14－2所示。

和是信号输入端，字母上的反号表示低电平有效(逻辑符号中用小圈表示)，脚标D为直接触发之意。它有两个输出端Q与，正常情况下，这两个输出端信号必须互补，否则会出现逻辑错误。14.2触发器图14－2两个与非门组成的基本RS触发器的电路图及波形图

2)工作原理

(1)当=0，=1时，无论触发器原来处于什么状态，其次态(触发器接收输入信号之后所处的新的稳定状态称为次态，用Qn+1表示)一定为0，即Qn+1=0，=1，称触

发器处于置0(复位)状态。

(2)当=1，=0时，无论触发器原来处于什么状态，其次态一定为1，即Qn+1=1，=0，称触发器处于置1(置位)状态。

(3)当=1，=1时，触发器状态不变，即Qn+1=Qn，

=Qn，称触发器处于保持(记忆)状态。

(4)当=0，=0时，两个与非门输出均为1(高电平)，此时破坏了触发器的互补输出关系，而且当、同时从0变化为1时，由于门的延迟时间不一致，使触发器的

次态不确定，这种情况是不允许的。因此，规定输入信号、不能同时为0，它们应遵循=1的约束条件。

2.基本RS触发器的功能描述

1)状态转移真值表(状态表)

将触发器的次态Qn+1(也称“新态”)与原来的状态Qn(也称“现态”或“初态”)、输入信号之间的逻辑关系用表格形式表示出来，这种表格就称为状态转移真值表，简称状态

表。根据以上分析，基本RS触发器的状态转移真值表如表14－1所示(表14－2有它的简化表)。它们与组合电路的真值表相似，不同的是触发器的次态Qn+1不仅与输入信号有关，还

与它的现态Qn有关，这正体现了时序电路的特点。表14－1基本RS触发器状态表14.2.2同步RS触发器

基本RS触发器的翻转由外加的输入信号直接决定，而数字系统中的各触发器往往被要求在规定的时刻同时翻转，这就需要由外加的时钟脉冲来控制。同步RS触发器就是一个具

有外加时钟信号CP的触发器。其电路结构如图14－3所示，逻辑符号见表14－2。

图14－3同步RS触发器电路图该方程表明：当CP=1时，时钟信号为1时才允许外输入信号起作用。

同理还可得出CP=1时，同步RS触发器的状态转移真值表(见表14－2)。同步RS触发器在R和S分别为1时清“0”和置“1”，称为R、S高电平有效，所以逻辑符号的R、S输入端不加小圆圈。根据真值表可得出同步RS触发器的时序图如图14－4所示。图14－4同步RS触发器的波形图14.2.3JK触发器

JK触发器是一种逻辑功能完善，通用性强的集成触发器。在产品中应用较多的是下降边沿(负边沿)触发的边沿型JK触发器。JK触发器的电路图如图14－5所示，逻辑符号见

表14－2。它有三种不同功能的输入端。图14－5边沿JK触发器电路图负边沿JK触发器在CP下降沿产生翻转，翻转方向决定于CP下降前瞬间的J、K输入信号。它只要求输入信号在CP下降沿到达之前，而在CP=0及CP=1期间，J、K信号的任何变化都不会影响触发器的输出。因此这种触发器在数据输入端具有更强的抗干扰能力，其波形图如图14－6所示。图14－6边沿JK触发器的理想波形图14.2.4D和T触发器

D触发器是另一种使用广泛的触发器，它的基本结构多为上升沿触发的边沿触发器。D触发器的逻辑符号见表14－2。D触发器在CP脉冲上升沿触发翻转，触发器的状态取决于CP脉冲到来之前D端的状态。其状态方程为

Qn+1=D

D触发器的应用很广，可用作数字信号的寄存，移位寄存，分频和波形发生等。T触发器的功能如表14－2。由功能表可见，在CP脉冲下降沿，当T＝0时，时钟脉冲作用后，其状态保持不变；当T＝1时，时钟脉冲作用后，触发器状态翻转。其状态方程为：

在CP脉冲下降沿，仅有翻转功能的触发器被称为T′触发器。

各种触发器的逻辑符号、逻辑功能表以及触发方式如表14－2所示。表14－2触发器14.2.5触发器的功能转换

在集成触发器的产品中，每一种触发器都有自己固定的逻辑功能，但可以利用转换的方法获得具有其它功能的触发器。即要用一种类型的触发器代替另一种类型的触发器，如由于T和T′触发器功能简单，并无此类独立产品，这就需要进行触发器的功能转换。转换方法见表14－3。

以JK触发器转换为D、T触发器为例，其电路图如图14－7所示。表14－3触发器的功能转换表图14－7JK触发器转换为D、T触发器

【例14－1】

试分析图14－8所示时序逻辑电路。设起始态Q1Q0=00。

解根据该电路CP时钟脉冲信号的连接方式可知，这是一个同步时序逻辑电路。

(1)求出各类方程。

驱动方程：

J0=K0=1

J1=K1=X

14.3时序逻辑电路的分析方法图14－8电路图状态方程(由JK触发器的特征方程):

输出方程：

(2)列出状态转换真值表。

将触发器的现态Q1、Q0和外输入信号X作为整个时序电路的输入信号。在输入变量X、Q1、Q0已知的条件下，代入状态方程和输出方程中，从而得到触发器的次态、

和输出值；该次态又作为新的初态来计算次态，如此继续下去。所列状态转换真值表见表14－4。表14－4状态转换真值表

(3)根据表14－4，画出电路状态转换图如图14－9所示。

图14－9中，圆圈中的Q1Q0表示电路的状态，X/Y表示此时电路的输入/输出状态，圆圈之间用箭头表示状态转换的方向。

画出时序图，如图14－10所示。图14－9状态转换图图14－10时序图

(4)分析确定电路的逻辑功能。由状态转换真值表、转换图或时序图可知：

X＝0时，状态转换是00→01→10→11→00→…

X＝1时，状态转移是00→11→10→01→00→…

该电路是可控制计数器。X＝０时，电路作二进制加１计数；X＝１时，电路作二进制减１计数。X是加减计数的控制信号。14.4.1计数器

计数器是一个用以实现计数功能的时序部件，它不仅可用来计脉冲数，还常用来作数字系统的定时、分频和执行数字运算以及其它特定的逻辑功能。计数器种类很多，按构成计数器中的各触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器；根据计数制的不同，分为二进制计数器、十进制计数器和任意进制计数器；根据计数的增减趋势，分为加法、减法和可逆计数器。14.4计数器与寄存器

1．同步计数器

1)同步二进制加法计数器

二进制计数器按照二进制数规律计数，如果用n表示二进制代码的位数，用N表示有效状态数，则在二进制计数器中,N=2n。因为一个触发器只能表示一位二进制数，所以n位二

进制计数器需要使用n个触发器，能记的最大十进制数为2n-1，经过n个脉冲循环一次。图14－11为3位同步二进制加法计数器，由JK触发器组成、下降沿触发。图14－113位同步二进制加法计数器设计数器现态=000，可通过时序电路分析方法，求得状态转换真值表如表14－5所示。

根据状态转换表可画出时序图，见图14－12。图14－123位同步二进制加法计数器时序图表14－53位二进制计数器的状态转换真值表图14－134位二进制同步加法计数器74LS161的逻辑引线功能图实际使用中，计数器不需要用触发器来构成，因为有许多TTL和CMOS专用集成计数器芯片可供选用。图14－13为集成4位二进制同步加法计数器74LS161的逻辑引线功能图。

图14－13中，为同步置数控制端，为异步置0控制端，CTP和CTT为计数控制端，D0～D3为并行数据输入端，Q0～Q3为并行输出端，CO为进位输出端。

74LS161的功能表见表14－6。表14－674LS161的功能表

2)同步十进制加法计数器

十进制计数器按照十进制数规律计数，状态数N=10，需要使用4个触发器。使用最多的十进制计数器是按照8421码计数的电路。同步十进制计数器接线规律：将计数脉冲CP

同时加至所有触发器的时钟脉冲输入端，采用JK触发器时，各触发器的驱动方程分别为：

J0=K0=1，J1=

Q0、K1=Q0，J2=K2=Q1Q0，J3=Q2Q1Q0、K3=Q0。同步十进制加法计数器的接线图如图14－14所示。图14－14同步十进制加法计数器的接线图集成十进制同步加法计数器74LS160、74LS162的引脚排列图、逻辑功能示意图与74LS161、74LS163相同，不同的是，74LS160和74LS162是十进制同步加法计数器，而

74LS161和74LS163是4位二进制(十六进制)同步加法计数器。此外，74LS160和74LS162的区别是，74LS160采用的是异步清零方式，而74LS162采用的是同步清零方式。74LS160的功能表见表14－7。表14－774LS160的功能表

2．异步计数器

1)异步二进制加法计数器

图14－15为3位异步二进制加法计数器，它由JK触发器组成、下降沿触发。根据电路工作需要，将JK触发器接成了T′触发器的形式。

2)异步十进制加法计数器

异步十进制加法计数器的接线图如图14－16所示。图14－153位异步二进制加法计数器图14－16异步十进制加法计数器

3．N进制计数器

N进制计数器是指除二进制计数器和十进制计数器外的其他进制计数器，即每来N个计数脉冲，计数器状态重复一次，分析方法与一般时序逻辑电路相同。目前市场上的集成计数器只有二进制和8421BCD码十进制计数器，利用现有的计数器采用反馈清零法、反馈置数法以及计数器级联法可以实现N进制计数器。

【例14－2】

试用74LS161构成十二进制计数器。

解

74LS161是4位二进制同步加法计数器，具有异步清零和同步置数功能。

(1)写出S12的二进制代码为

S12=1100

(2)写出反馈清零函数：

(3)画图。对74LS161实现十二进制计数器，应将、CTP、CTT均接高电平，接与非门的输出，如图14－17所示。图14－17利用异步清0端构成十二进制计数器

【例14－3】

试用74LS161的同步置数功能构成十二进制计数器。

解

74LS161有同步置数控制端，利用它可实现十二进制计数。设计数器从Q3Q2Q1Q0=0000状态开始计数，采用反馈置数法获得十二进制计数器。

(1)若取预置数D3D2D1D0=0000，即从S0状态开始计数。①写出SN—1的二进制代码为

SN－1=S12－1=S11=1011

②写出反馈置数函数。由于计数器从0开始计数，写出反馈归零函数为

③画图。根据上式和置数要求画出十二进制计数器连线图，如图14－18所示。图14－18预置0同步置数构成十二进制计数器

(2)若取预置数D3D2D1D0=0011,即从S3状态开始计数时。①写出SN—1的二进制代码为

S3+N－1=S3+12－1=S14=1110

②写出反馈置数函数。由于计数器从0开始计数，写出反馈归零函数为

③画图。根据上式和置数要求画出十二进制计数器连线图，如图14－19所示。图14－19预置3同步置数构成十二进制计数器

3)计数器级联法

计数器级联是将两个或两个以上集成计数器串接起来，以获得计数容量更大的N进制计数器。一般集成计数器都设有级联用的输入端和输出端，只要正确连接这些级联端，就

可获得所需进制的计数器。

【例14－4】

用74LS161芯片构成六十进制计数器。

解因为要构成六十进制计数器，故需要两片74LS161。十进制数60对应的二进制数为00110010。当计数器计到60时，计数器的状态为

反馈清零函数为这时，与非门输出低电平，使两片74LS161同时被置0，实现六十进制计数。每块芯片的计数时钟输入端CP均接同一个CP信号，利用芯片的计数控制端CTP、CTT和进位输出端C连接电路如图14－20所示。图14－20级联异步清0端构成六十进制计数器14.4.2寄存器

寄存器是具有寄存功能的基本数字部件。它既能把二进制代码暂时存放起来，又能根据需要随时更新或输出所存的代码。寄存器由触发器和一些逻辑门组成。触发器用来存放代码，一个触发器可存储一位二进制代码，n个触发器可存储n位二进制代码。逻辑门用来控制代码的接收、传送和输出等。移位寄存器不仅可以存放二值代码，在CP移位脉冲的作用下，还可以将寄存器中的数码向左或向右移位。

1．基本寄存器

用来存放二值代码的电路称为基本寄存器，也叫数码寄存器(DigtalRegister)。它具有寄存数据和清除原有数据的功能，基本寄存器的数据只能并行输入，并行输出。图14－21

所示是一个4位数码寄存器。图14－214位数码寄存器

2．移位寄存器

移位寄存器除了具有存储数据的功能外，还可将所存储的数据向左或向右逐位移动。

图14－22所示是一个4位右移移位寄存器，4位待存的数码在移位脉冲CP的作用下依次从触发器FF0的数据输入端D0输入，并逐位右移，4个移位脉冲后全部存入寄存器中，这时可从4个触发器的Q端得到并行的数码输出，如果再经过4个移位脉冲，则所存的4个数码便逐位从Q3端串行输出。图14－224位右移移位寄存器时序逻辑电路的设计，就是根据提出的具体问题，求出实现该问题的逻辑电路。设计一个同步时序逻辑电路，一般有以下步骤：

(1)进行逻辑抽象，获得电路的状态转换图、状态转换表。

这是设计同步时序逻辑电路基础的一步，也是关键的一步。状态转换图表的建立正确与否，决定了设计的电路功能是否能够达到预期目的。14.5时序逻辑电路的设计方法

(2)进行状态化简。

状态化简的目的是消去多余的状态，得到最简状态转换图表。

(3)进行状态分配。

状态分配也称为状态编码。由于时序电路的状态是用触发器的不同状态组合来描述的，因此状态分配的核心是确定触发器的个数，并对不同的状态分配一组相应的二进制代码。设共有n个触发器，时序逻辑电路的状态数为N，则二者之间应满足：

2n≥N

＞2n-1

(4)根据要求，选定触发器类型，求出相应方程组。

利用不同的触发器构成的时序逻辑电路也不同，所以必须事先确定触发器的类型。

根据前面所做的准备工作，可以方便地写出电路的方程组(驱动方程、状态方程、输出方程)。

(5)求出具体逻辑电路图。

(6)检查电路自启动能力。

电路的自启动能力比较重要，若设计的电路不具备自启动能力，则必须采取措施加以修改。

【例14－5】试用JK触发器设计一个带进位输出的五进制计数器。

解

(1)根据同步时序逻辑电路的设计方法，首先进行逻辑抽象，并获得电路的状态转换图表。

设电路进位输出信号为CO，产生进位输出时CO=1，其他时间CO=0。

五进制计数器应有五个有效状态，分别用状态S0、…、S4表示，并画出其状态转换图如图14－23所示。图14－23状态转换图

(2)状态化简。五进制计数器应有五个有效状态，已经是最简状态转换图，不需化简。

(3)状态分配，列状态转换编码表。由式2n≥N＞2n-1可知，应采用3位二进制代码。

该计数器选用三位自然二进制加法计数编码，即S0=000、S1=001、…、S4=100。由此可列出状态转换表如表14－8所示。表14－8状态转换表

(4)选择触发器。根据本例要求选用功能比较灵活的JK触发器。

根据状态转换表，可以确定每一时刻各触发器现态与次态之间的变化关系，分别作出、、、

CO关于、、的卡诺图，如图14－24所示。由于计数器正常工作时不会出现101~111这三个状态，因此可以将这三个状态作为约束项来处理，得到电路的状态方程。图14－24次态及输出卡诺图

(5)根据得到的上述方程，做出电路图如图14－25所示。

(6)检查电路能否自启动。将其余未出现的101、110、111状态代入状态方程，它们能分别进入有效状态010、010、000，所以电路能够自启动。图14－25电路图一、实训目的

(1)掌握基本RS、JK和D触发器的逻辑功能。

(2)掌握集成触发器的逻辑功能及使用方法。

(3)熟悉触发器之间相互转换的方法。

(4)掌握中规模集成计数器的使用及功能测试方法。实训八触发器与计数器的测试与应用二、实训要点

(1)基本RS触发器是无时钟控制低电平直接触发的触发器。图14－2为由两个与非门交叉耦合构成的基本RS触发器。

(2)JK触发器是功能完善、使用灵活和通用性较强的一种触发器。本实训采用74LS112双JK触发器，是下降边沿触发的边沿触发器。其引脚功能如图14－26所示。

(3)在输入信号为单端的情况下，D触发器用起来最为方便。D触发器的应用很广，可用作数字信号的寄存、移位寄存、分频和波形发生等，有很多种型号可选用，如双D74LS74(引脚功能如图14－27所示)、四D74LS175、六D74LS174等。图14－2674LS112引脚排列图

图14－2774LS74引脚排列图

(4)计数器对输入的时钟脉冲进行计数，来一个CP脉冲计数器状态变化一次。在数字集成产品中，通用的计数器是二进制和十进制计数器。计数器按计数长度、有效时钟、控制信号、置位和复位信号的不同有不同的型号。

74LS161是集成TTL四位二进制加法计数器，其管脚

分布如图14－12所示。三、设备及仪表四、实验内容、方法及步骤

(1)测试基本RS触发器的逻辑功能。

按图14－2，用两个与非门组成基本RS触发器，输入端、

接逻辑开关的输出插口，输出端Q、接逻辑电平显示输入插口，按前述表14－1所示四种情况进行测试，记录之。(2)测试双JK触发器74LS112的逻辑功能。

①测试、的复位、置位功能。

任取一只JK触发器，、、J、K端接逻辑开关的输出插口，CP端接单次脉冲源，Q、端接至逻辑电平显示输入插口。要求改变、(J、K、CP处于任意状态)，并在或作用期间任意改变J、K及CP的状态，观察Q、的状态，自拟表格并记录之。②测试JK触发器的逻辑功能。

按前述表14－2的要求改变J、K、CP端的状态，观察Q、

状态变化，观察触发器状态更新是否发生在CP脉冲的下降沿(即CP由1→0)，记录之。

③将JK触发器的J、K端连在一起，构成T触发器。

在CP端输入1Hz连续脉冲，观察Q端的变化。

在CP端输入1kHz连续脉冲，用双踪示波器观察CP、Q、

端的波形，注意相位关系，描绘之。

(3)测试双D触发器74LS74的逻辑功能。

①测试、的复位、置位功能。

测试方法同上，自拟表格记录。

②测试D触发器的逻辑功能。

按前述表14－2要求进行测试，并观察触发器状态更新是否发生在CP脉冲的上升沿(即由0→1)，记录之。

③将D触发器的端与D端相连接，构成T′触发器。测试方法同上，记录之。

(4)用74LS161四位二进制同步加法计数器组成一个同步十二进制计数器，见图14－17，CP端送入单次脉冲，输出Q依次与发光二极管相连，送入脉冲的同时观察二极管的亮灭并记录分析其计数状态。

五、实训小结

(1)列表整理各类触发器的逻辑功能。

(2)总结利用计数器实现任意进制计数器的方法。

(1)时序逻辑电路的输出不仅与当时的输入有关，还与电路以前的状态有关，这是时序电路与组合电路的本质区别。

根据触发方式的不同，时序逻辑电路分为同步时序逻辑与异步时序逻辑电路。同步时序逻辑电路是在同一个时钟脉冲信号控制下改变电路状态的，而异步时序逻辑电路则是各存储部件(如触发器)在不同的触发脉冲或电位控制下改变状态的。小结

(2)触发器是数字系统中极为重要的基本逻辑单元。触发器具有记忆功能，每个触发器只能记忆(存储)一位二进制数码。触发器按功能可分为RS、

JK、D、T、T′几种。其逻辑功能可用功能表(真值表)、特性方程、状态图、逻辑符号图和波形图(时序图)来描述。

类型不同而功能相同的触发器，其功能表、状态图、特性方程均相同，只是逻辑符号图和时序图不同。寄存器、锁存器是由多个触发器以并行方式组成的数字逻辑部件，主要用来临时存放需要传送或保存的数据，在数字系统中一般设计成由三态门控制。

(3)计数器的基本功能是记忆数字脉冲信号的个数，是数字系统中应用最为广泛的时序电路。计数器的种类很多，按触发信号的时序可分为同步计数器(又称并行计数器)和异步计数器(又称串行计数器)；按进位的基数可分为二进制计数器、十进制计数器和任意进制计数器等。

中规模集成计数器是得到越来越普遍使用的通用计数器，它的价格越来越便宜，且运行速度快、可靠性高、通用性强、连线灵活方便。用中规模集成电路计数器构成任意进制计数器时，通常采用三种方法：(1)级联法，(2)反馈清零法，(3)反馈置位法。

(4)时序电路的分析方法是对给定的时序电路列时钟方程、驱动方程、输出方程，求出状态方程，再计算并画出状态转换表或状态转换图，从而判断电路的逻辑功能。

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