EDA技术知到智慧树章节测试课后答案2024年秋泰山学院

EDA技术知到智慧树章节测试课后答案2024年秋泰山学院绪论单元测试

电子设计自动化的英文缩写是EDA。

A:对B:错

答案:对EDA课程学习要求的五个一是指

A:一种器件——FPGA/CPLDB:一套实验系统C:一套软件——QuartusII

D:一种语言——HDLE:一个设计目标——数字系统F:一种技术——EDA

答案:一种器件——FPGA/CPLD；一套软件——QuartusII

；一种语言——HDL；一个设计目标——数字系统；一种技术——EDA学好EDA技术课程的标志是最后可以利用EDA方法设计出一个复杂的数字电子系统。

A:错B:对

答案:对小组合作学习的目的包括

A:独立工作展现个人魅力B:分工协作以完成复杂任务C:相互激励克服困难D:通过交流锻炼表达能力E:互帮互学

答案:分工协作以完成复杂任务；相互激励克服困难；通过交流锻炼表达能力；互帮互学混合式学习的内涵包括

A:独立学习与合作学习的混合B:线上线下学习的混合C:理论学习与实践学习的混合D:老师讲授与学生自学的混合

答案:独立学习与合作学习的混合；线上线下学习的混合；理论学习与实践学习的混合；老师讲授与学生自学的混合

第一章单元测试

基于硬件描述语言的数字系统设计目前不太常用的设计方法是（

）设计法。

A:自底向上B:层次化C:自顶向下D:顶层设计

答案:自底向上综合是EDA设计流程的关键步骤，综合就是把抽象设计层次中的一种表示转化成另一种表示的过程。下面关于综合的描述错误的是

A:综合就是将电路的高级语言转化成低级的，可与FPGA/CPLD的基本结构相映射的网表文件；B:为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束；C:综合是纯软件的转换过程，与器件硬件结构无关。D:综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系是不唯一的。

答案:综合是纯软件的转换过程，与器件硬件结构无关。所列哪个流程是基于EDA软件的正确的FPGA/CPLD设计流程

A:原理图/HDL文本输入→功能仿真→综合→编程下载→→适配硬件测试B:原理图/HDL文本输入→功能仿真→适配→编程下载→综合→硬件测试C:原理图/HDL文本输入→功能仿真→综合→适配→编程下载→硬件测试D:原理图/HDL文本输入→适配→综合→功能仿真→编程下载→硬件测试

答案:原理图/HDL文本输入→功能仿真→综合→适配→编程下载→硬件测试IP核在EDA技术和开发中具有十分重要的地位，以版图文件方式提供的IP被称为（

）。

A:固IPB:软IPC:硬IPD:其余选项都不是

答案:硬IPEDA技术的发展包括哪几个阶段？

A:CADB:CAEC:SOPCD:ESDAE:EDA

答案:CAD；CAE；ESDA；EDA

第二章单元测试

JTAG标准接口是用来实现边界扫描测试的国际标准接口，实现测试只需要5个引脚：TDI、TDO、TCLK、TMS、TRST.

A:对B:错

答案:对FPGA中的嵌入式存储器块如M9K容量是可编程的，可以实现的容量包含下面哪些？

A:4K*2bitB:1K*8bitC:0.5K*16bitD:2K*4bitE:8K*1bit

答案:4K*2bit；1K*8bit；0.5K*16bit；2K*4bit；8K*1bit所列选项属于简单PLD器件的是

A:PROMB:GALC:PLAD:PALE:CPLD

答案:PROM；GAL；PLA；PALCPLD的可编程原理是基于什么结构？

A:查找表B:可编程与或阵列

答案:查找表CPLD器件中包含三种基本可编程结构：

A:可编程I/O单元IOBB:可编程逻辑宏单元LMC）C:逻辑单元LE

D:可编程内部互联PIA

答案:可编程I/O单元IOB；可编程逻辑宏单元LMC）；可编程内部互联PIA

第三章单元测试

在实验箱操作时，以下描述哪些是正确的？

A:锁定引脚后要再执行一遍编译操作才能把引脚锁定信息输入目标文件B:在编程下载操作前必须先锁定引脚

C:实验箱主芯片的240个管脚都可以供用户使用D:主芯片外接时钟信号的输入引脚最好选择33脚即全局时钟引脚E:实验箱操作时尽量不要带电拔插，以免造成器件损坏

答案:锁定引脚后要再执行一遍编译操作才能把引脚锁定信息输入目标文件；在编程下载操作前必须先锁定引脚

；主芯片外接时钟信号的输入引脚最好选择33脚即全局时钟引脚；实验箱操作时尽量不要带电拔插，以免造成器件损坏设计仿真文件常用的工具有

A:Zoom工具用来调整波形编辑器展示界面的大小B:设定仿真时间EndTimeC:最常用的信号波形工具：时钟信号和计数器信号，以及高低电平”0“、“1”

D:Node

Fider工具用来选择工程需要展示的输入输出节点

答案:Zoom工具用来调整波形编辑器展示界面的大小；设定仿真时间EndTime；最常用的信号波形工具：时钟信号和计数器信号，以及高低电平”0“、“1”

；Node

Fider工具用来选择工程需要展示的输入输出节点VHDL源程序的文件名应与

（

）

相同，否则无法通过编译。

A:程序包名B:设计者任意命名C:结构体名D:实体名E:进程名

答案:实体名EDA技术中编程的概念与给出选项中哪个对应？

A:与普通软件工程中编程的概念一致B:编写VHDL程序的过程C:将EDA设计的结果（一般是网表文件）通过编程电缆和编程软件的控制送入PLD器件实现设计功能的过程D:编程就是下载

答案:将EDA设计的结果（一般是网表文件）通过编程电缆和编程软件的控制送入PLD器件实现设计功能的过程

第四章单元测试

完整的VHDL设计实体的基本结构包括库、（

）、（

）、（

）四个部分

A:结构体B:实体C:程序包D:进程

答案:结构体；实体；程序包位类型（BIT）的取值只有两种：（

）和（

）。

A:‘0’B:‘1’C:‘Z’D:‘-’

答案:‘0’；‘1’标准逻辑位数据类型STD_LOGIC常用的数值有（

）、（

）、（

）等。

A:‘0’B:‘-’C:‘Z’D:‘1’

答案:‘0’；‘-’；‘Z’；‘1’元件例化语句有（

）条语句构成。该语句用于VHDL层次化设计。

A:1B:2C:4D:3

答案:2IF语句和CASE语句是用于描述组合电路最常用的语句。它们用于组合电路的共同特征是都用来描述：

A:既可以是完全条件也可以是不完全条件B:完全条件C:不完全条件

答案:完全条件

第五章单元测试

完整的条件语句将产生组合电路，不完整的条件语句将产生时序电路。

A:对B:错

答案:对

VHDL的PROCESS是由顺序语句组成的，但其本身却是并行语句。

A:对B:错

答案:对在所列对时钟上升沿检测的VHDL描述中，错误的是

A:

ifclk’eventandclk’lastvalue=‘1’then

B:ifclk’notstableand

clk=‘1’then

C:ifclk’eventandclk=‘1’then

D:iffalling_edge(clk)

then

答案:iffalling_edge(clk)

then

进程中的变量赋值语句，其变量更新是

A:在进程结束时完成

B:顺序完成C:立即完成D:其余选项都不对

答案:立即完成在VHDL语言中，所列对进程（PROCESS）语句的语句结构及语法规则的描述中，不正确的是

A:敏感信号发生更新时启动进程，执行完成后，等待下一次进程启动B:进程由说明语句部分、并行语句部分和敏感信号参数表三部分组成C:PROCESS为一无限循环语句D:当前进程中声明的变量不可用于其他进程

答案:进程由说明语句部分、并行语句部分和敏感信号参数表三部分组成

第六章单元测试

Process是顺序语句（）

A:错B:对

答案:错IF语句是顺序语句（）

A:对B:错

答案:对IF语句只能用描述顺序语句（）

A:错B:对

答案:错以下关于Process语句的描述对的是（）

A:两个进程语句之间通过信号进行信息传递

B:Process是并行语句

C:进程中的语句都是顺序语句

D:Process语句的执行时间是一个δ周期

答案:两个进程语句之间通过信号进行信息传递

；Process是并行语句

；进程中的语句都是顺序语句

；Process语句的执行时间是一个δ周期

关于CASE语句的说法对的是（）

A:CASE语句只能用来描述时序电路

B:CASE语句只能用于描述组合电路

答案:CASE语句只能用于描述组合电路

第七章单元测试

多进程状态机功能表述清晰，可读性好，但是因为有组合进程，容易产生毛刺，影响可靠性。单进程状态机可靠性较好，但是可读性差。一般可以先设计成多进程FSM，再改写成单进程FSM。

A:错B:对

答案:对常用的状态机编码方式包括

A:一位热码B:顺序编码C:直接输出型编码D:格雷码

答案:一位热码；顺序编码；直接输出型编码在ADC0809采样控制状态机设计中，有状态机提供的控制输出信号包括

A:输出锁存允许信号LOCKB:输出允许信号OEC:地址锁存允许信号ALED:启动转换信号STARTE:转换结束信号EOC

答案:输出锁存允许信号LOCK；输出允许信号OE；地址锁存允许信号ALE；启动转换信号START有限状态机描述方式特别适用于具有顺序执行特征的数字系统控制器的设计。与单片机控制相比，其工作频率可以更高。

A:对B:错

答案:对我们所说的单进程、双进程、三进程状态机中的“进程”都是只主控进程，不包含辅助进程。

A:错B:对

答案:对

第八章单元测试

信号signal是对电路中连线的建模。信号传输是有延时的，所以在VHDL程序中，信号赋值的实现需要经过一个小的延迟，称为δ周期。

A:错B:对

答案:对关于VHDL描述风格的说法正确的有

A:功能描述也称行为描述，最能体现HDL语言的强大建模能力，应用最广泛B:结构化描述最典型的语句就是元件例化，是实现层次化设计顶层模块化描述的利器C:三种描述风格分别适用于不同应用场合D:数据流描述适用于比较简单的电路模块设计

答案:功能描述也称行为描述，最能体现HDL语言的强大建模能力，应用最广泛；结构化描述最典型的语句就是元件例化，是实现层次化设计顶层模块化描述的利器；三种描述风格分别适用于不同应用场合；数据流描述适用于比较简单的电路模块设计仿真延时是对实际电路延时特征的建模，分为惯性延时和传输延时两种。

A:错B:对

答案:对关于子程序的下列描述正确的有

A:定义子程序既可以在程序包中，也可以在进程或结构体中B:调用函数会返回一个函数值C:调用子程序都可以作为VHDL程序中的完整语句出现D:子程序可重构E:子程序都可以调用

答案:定义子程序既可以在程序包中，也可以在进程或结构体中；调用函数会返回一个函数值；子程序可重构顺序语句按照书写顺序执行，并行语句同时执行，与书写顺序无关。

A:错B:对

答案:对所列语句属于并行语句的有

A:IF语句B:WHEN...ELSE语句C:进程语句D:CASE语句E:WITH...SELECT语句

答案:WHEN...ELSE语句；进程语句；WITH...SELECT语句所列选项属于顺序语句的是

A:赋值语句B:CASE语句C:IF语句D:进程语句E:WHEN...ELSE语句

答案:CASE语句；IF语句

第九章单元测试

关于速度优化的描述正确的有

A:速度优化就是满足更好的系统工作频率。B:寄存器配平和关键路径法也是常用的速度优化策略C:最常用的速度优化策略就是使用流水线D:使用流水线级数越多越好

答案:速度优化就是满足更好的系统工作频率。；寄存器配平和关键路径法也是常用的速度优化策略；最常用的速度优化策略就是使用流水线关于面积优化的描述正确的有

A:最常用的面积优化方法是资源共享法B:面积优化就是资源优化C:面积优化可以降低功耗D:任何功能块都可以实现面积优化

答案:最常用的面积优化方法是资源共享法；面积优化就是资源优化；面积优化可以降低功耗关于简易正弦信号发生器设计，以下描述正确的有

A:ROM中的数据预先保存成一个数据文件，存放在顶层设计文件所在的WORK库文件夹B:地址发生器就是一个计数器，用来控制对R