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文档简介

第二章例题讲解【例2.6-1】有一TTL门电路内部电路如图所示，说明其逻辑功能。

当EN=1（5V）时，电路等同于标准与非门，实现与非逻辑功能。5V第二章例题讲解

当EN=0（0.3V）时，门电路输出级的VT4和VT5管同时截止，输出高阻态。0.3VVB1≈1VVC2≈1V结论：TTL三态与非门。高阻态第二章例题讲解【例2.6-3】由LSTTL门电路组成的电路如图所示。试写出Y1~Y3的逻辑表达式。

G3内部的电阻起到了上拉电阻的作用。01第二章例题讲解

【例2.6-4】三态门构成的电路如图所示。A端输入8Hz方波信号，B端输入4Hz方波信号。在/E1、/E2四种不同取值下，画出BUS上的信号波形。高阻第二章例题讲解【例2.6-5】假设门电路的延迟时间为tPD，请画出图

(a)所示电路的时序图。如果不考虑门电路的延迟，电路的时序图如图所示，其特点是各信号波形的上升沿和下降沿边沿对齐。第二章例题讲解当A由低电平变成高电平时，经过1tPD的延迟，/A和C由高电平变为低电平，再经过1tPD的延迟，B信号由低电平变为高电平。当A由高电平变成低电平时，经过1tPD的延迟，/A由低电平变为高电平，再经过1tPD的延迟，B信号由高电平变为低电平，再经过1tPD的延迟，C信号由低电平变为高电平。第二章例题讲解【例2.6-6】在高速数据采集系统中，通常采用FPGA+高速A/D的方案，其原理图如图所示。分析FPGA和高速A/D转换器接口中为什么要加一反相器。当两种不同电源电压器件连接时，如何能保证可靠工作？必须满足以下两个条件：VOH(min)≥VIH(min)VOL(max)≤VIL(max)第二章例题讲解时钟信号从FPGA到A/D转换器，数据信号是从A/D转换器到FPGA，因此，FPGA和A/D转换器既是驱动器件，又是负载器件。由于A/D转换器和FPGA的输入引脚阻抗都很大，以下两式总是能满足的：第二章例题讲解VOH(min)≥VIH(min)从表中数据可知，当FPGA驱动ADS805的时钟引脚时，不满足：器件引脚VIH（min）VIL（max）VOH（min）VOL（max）ADS805CLK3.51.0--D11~D0--4.50.1FPGAI/O1.70.83.10.2第二章例题讲解方法一：将与ADS805时钟引脚连接的FPGAI/O引脚设成OD输出，通过上拉电阻将输出高电平抬升到+5V。由于OD门高电平的驱动能力较差，当时钟信号的频率较高时，波形变差，导致工作不正常。所以这种方法不宜采用。

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