《 FPGA应用技术及实践 》 综合测试题4_第1页
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文档简介

综合试题四3．EDA设计输入主要包括图形输入、和硬件描述语言文本输入。4．时序仿真是在设计输入完成之后，选择具体器6．图形文件设计结束后一定要通过.编8．MAX+PLUS的文本文件类型是（后缀名）9．在PC上利用VHDL进行项目设计，不允许在安装目录下进行，必须在根A.仿真器B.综合器C.适配器D.下载器A.CreatedefaultsymbolB.SimulatorC.CompilerD.TimA.IEEEB.STDC.WORKD.PACKA.变量赋值B.信号赋值C.PROCESS语句D.clock’EVENTANDclock=’0’？（极大的灵活性和通用性，使用方便，开发效率高，这类器件通常称为可编程？（？（？（PORT(in0,in1,sel:INSTD_ENDonebitadder;ARCHITECTUREdataflowOFonebitaddcount<=(xANDy)OR(xANDcin)OR(yANDcENDfourbitadder;ARCHITECTUREhaverOFfourbitadderISU0:onebitadderPORTMAP(x(0),y(0),d(0),sum(0),d(1U1:onebitadderPORTMAP(x(1),y(1),d(1),sum(1),d(U2:onebitadderPORTMAP(x(2),y(2),d(2),sum(2),d(3U3:onebitadderPORTMAP(x(3),y(3),d(3),sum(3),d(4USEIEEE.STD_LOGIC_UNSIGNARCHITECTUREbehavOFCNT1）；4.如图所示的是4选1多路选择器，试分别用IF_THEN语句和CA选择控制的信号s1和s0的数据类型为STD_LOGIuseieee.std_logic_1port(a,b,c,d,s1,s0:instd_logic;archirtecturebehavofsel4isbeginprocess(s)beginifs=“00”theny<=a;elsifs=“01”theny<=b;elsifs=“10”theny<=c;elsifs=“11”theny<=d;endif;useieee.std_logic_port(a,b,c,d,s1,s0:instd_logic;

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