【MOOC】FPGA技术应用-北京信息职业技术学院 中国大学慕课MOOC答案

【MOOC】FPGA技术应用-北京信息职业技术学院中国大学慕课MOOC答案小测验1、【判断题】采用熔丝和反熔丝工艺的器件可以反复编程使用。本题答案：【错误】2、【判断题】采用SRAM工艺的器件断电后内部数据会丢失。本题答案：【正确】3、【判断题】PROM是易失性NVM器件。本题答案：【错误】小测验1、【单选题】由生产厂家提供的功能固定的通用器件一般称为（）。本题答案：【标准芯片】2、【单选题】选择适当的工艺技术，针对某功能进行电路优化设计，使其性能更优的芯片称为（）。本题答案：【专用集成电路ASIC】3、【单选题】厂家提供通用芯片，用户自行编程设计其功能的芯片称为()。本题答案：【可编程逻辑器件】小测验1、【单选题】在SPLD的结构图中，在阵列横线和竖线的交叉点上画“X”，表示横线与竖线是（）。本题答案：【可编程连通】2、【单选题】FPGA中文名称为（）。本题答案：【现场可编程门阵列】3、【判断题】对于一个四输入的LUT，可实现任意4变量的逻辑功能。本题答案：【正确】小测验1、【单选题】下列哪个流程是基于EDA软件的FPGA/CPLD一般设计流程（）。本题答案：【逻辑设计-设计输入-逻辑综合-功能仿真-布局布线-时序仿真-编程下载】2、【单选题】器件编程指（）。本题答案：【把生成的编程文件装入可编程逻辑器件中。】3、【判断题】电子系统设计方法特指自底向上的设计方法。本题答案：【错误】第1周单元测验1、【单选题】主流FPGA都采用了基于（）工艺的（）结构。本题答案：【SRAM，查找表】2、【单选题】FPGA的基本组成包括可配置的（）、可编程的I/O块、可编程布线资源等。本题答案：【逻辑块】3、【单选题】下列关于可编程逻辑器件说法正确的是（）。本题答案：【可编程逻辑器件从集成密度上可分为低密度和高密度两大类。】4、【单选题】EDA的中文含义是（）。本题答案：【电子设计自动化】5、【单选题】对设计电路的逻辑功能进行验证被称为（）。本题答案：【功能仿真】6、【多选题】下列关于查找表LUT的说法正确的是（）。本题答案：【LUT本质就是一个RAM，保存了逻辑电路的所有可能结果。#查找表是FPGA实现逻辑函数的基本逻辑单元，由若干个存储单元和数据选择器构成。】7、【多选题】下列哪些器件属于非易失性器件（）。本题答案：【PROM#CPLD#flash】8、【判断题】包含延时信息的仿真称为时序仿真。本题答案：【正确】9、【判断题】现场可编程逻辑阵列FPGA技术由阿尔特拉Altera公司首创。本题答案：【错误】小测验1、【单选题】如果要采用原理图描述的方式进行设计输入，应创建（）文件。本题答案：【BlockDiagram/SchematicFile】2、【多选题】下列哪些工程名是合法的（）。本题答案：【work_2#work2#work2_】3、【判断题】应用QuartusII软件创建工程，为方便查找，工程可以直接存放在根目录下。本题答案：【错误】小测验1、【多选题】AnalysisSynthesis主要完成以下哪些任务（）。本题答案：【对设计文件进行语法检查、设计规则检查#把原理图或HDL代码翻译成逻辑表达式#用目标芯片中的逻辑元件来实现逻辑表达式】2、【判断题】功能仿真与具体所用芯片相关，是布局布线后的仿真。本题答案：【错误】3、【判断题】功能仿真主要用来验证设计电路的逻辑功能是否达到预期。本题答案：【正确】小测验1、【多选题】下列关于引脚分配的说法正确的是（）本题答案：【是把设计文件的输入和输出信号分配到FPGA器件引脚的过程。#需要考虑实际FPGA开发板上的外部连接资源，再决定如何分配引脚。】2、【多选题】QuartusII软件生成的编程文件类型包括（）。本题答案：【sof#pof#jic】3、【判断题】用JTAG方式下载到FPGA器件的SRAM中，掉电后信息会丢失。本题答案：【正确】小测验1、【单选题】常见的基本逻辑门在QuartusII自带的（）库中。本题答案：【primitives】2、【判断题】在全加器设计中调用了半加器设计，全加器是顶层实体，半加器是底层实体。本题答案：【正确】第2周单元测验1、【单选题】QuartusII是（）公司的用于开发可编程逻辑器件的软件。本题答案：【Intelaltera】2、【单选题】QuartusII中原理图的文件类型是（）。本题答案：【bdf】3、【单选题】QuartusII软件把逻辑综合、布局布线等软件集成在一起，称为（）工具。本题答案：【编译】4、【单选题】在线调试状态下，选择将配置数据装入FPGA中的下载方式应为（）。本题答案：【JTAG】5、【单选题】当程序调试完成后，选择（）下载方式将程序配置到FPGA芯片中。本题答案：【AS或JTAG】6、【多选题】下面对QuartusII工程命名正确的是（）。本题答案：【nand_2#nand_2_lx#nand_test】7、【多选题】下面（）文件不是应用QuartusII自带仿真工具进行仿真需要创建的仿真激励文件。本题答案：【Blockdiagram/SchematicFile#VerilogHDLFile#VHDLFile】8、【判断题】时序仿真与功能仿真相比，其结果更接近实际电路行为。本题答案：【正确】9、【判断题】fitter指用目标芯片中的逻辑元件实现综合后的逻辑表达式。本题答案：【错误】小测验1、【单选题】下图是全加器的逻辑电路图，如果调用门级原语，（）可以实现图中门电路3的逻辑设计。本题答案：【andu3(c1,a,b);】2、【多选题】关于线网型变量说法正确的是（）。本题答案：【表示硬件电路中元件间实际存在的物理连线。#wire型变量输出值随输入值变化，不能暂存。#模块没有明确输入、输出变量的数据类型时，默认为是位宽为1的wire型变量。】3、【判断题】VerilogHDL语言对大小写不敏感。本题答案：【错误】小测验1、【单选题】整数型常量12’habc表示的意思是（）。本题答案：【该常量的二进制位宽是12，用十六进制数表示为abc】2、【多选题】parameterDATA_W=16;wire[DATA_W-1:0]PWdata,PRdata;对这两句话理解正确的是（）。本题答案：【声明了两个wire线网型变量PWdata、PRdata#定义了一个参数常量DATA_W,代表16#PWdata和PRdata的位宽都是16，最高位标号是15，最低位的标号是0】3、【多选题】reg[15:0]music[19:0];这句话表示为（）。本题答案：【声明了一个存储器变量music。#music变量由20个reg型变量组成。#music的每一个reg型变量都是16位。】小测验1、【多选题】Adder_dataflowU0_FA(S[0],C0,A[0],B[0],C_1);对这句话理解正确的是（）。本题答案：【这是一个模块实例引用语句。#被引用的子模块名为Adder_dataflow。#子模块在父模块中的引用名为U0_FA。#子模块和父模块之间的端口信号的关联方式是位置关联。】2、【判断题】当一个模块被其它模块实例引用时，就形成了层次化结构。被引用的模块是父模块。本题答案：【错误】3、【判断题】模块只能以实例引用的方式嵌套在其它设计模块中。本题答案：【正确】第3周单元测验1、【单选题】定义一个4位的输出端口sum，以下（）表述是正确的。本题答案：【output[3:0]sum;】2、【单选题】Adder_dataflowU0_FA(S[0],C0,A[0],B[0],C_1);对这句话理解正确的是（）。本题答案：【子模块和父模块之间的端口信号的关联方式是位置关联。】3、【单选题】一个常数是4位二进制数1101，在Verilog语言中表示为（）。本题答案：【4‘b1101】4、【单选题】（）是VerilogHDL语言规定的逻辑值，用来表示数字逻辑电路的逻辑状态。本题答案：【1、0、x/X、z/Z】5、【单选题】除了endmodule语句外，VeriogHDL语言的语句和数据定义的最后必须有（）符号。本题答案：【;】6、【多选题】VerilogHDL模块的端口包括（）。本题答案：【输入端口input#输出端口output#双向端口inout】7、【多选题】fulladdfa0(.sum(sum[0]),.cout(c1),.a(a[0]),.b(b[0]),.cin(cin));对这句话理解正确的是（）。本题答案：【这是一个元件实例引用语句。#被调用的模块名为fulladd，在父模块中的引用名为fa0。#子模块和父模块的端口连接关系采用了名称关联的方式。】8、【判断题】Verilog语言提供预定义的逻辑门原语用户可以直接调用.本题答案：【正确】9、【判断题】reg[3:0]cnt;//这句话表示定义了一个4位的reg型变量cnt,cnt的每一位表示为：cnt[3]、cnt[2]、cnt[1]、cnt[0]。本题答案：【正确】小测验1、【单选题】A=3B=4,则A=B的运算结果为（）。本题答案：【1】2、【单选题】X=4‘b0001，Y=4'b0101则X||Y的结果是（）。本题答案：【1】3、【判断题】数据流建模使用门级原语而不是表达式来描述设计。本题答案：【错误】小测验1、【判断题】应用连续赋值语句assign赋值时，要求赋值符号的两边都必须是wire线网型变量。本题答案：【错误】2、【判断题】assignx=yz;只要y或z的值发生变化，表达式就立刻重新计算，并把计算结果赋值给x。本题答案：【正确】3、【判断题】assign引导的赋值语句、initial块、always块属于并行执行的语句。本题答案：【正确】小测验1、【多选题】下面是四选一数据选择器的部分代码，补全代码正确的是（）。always@(*)beginif(s==2'b00)y=p0;elseif(s==2'b01)y=p1;elseif(s==2'b10)y=p2;elsey=p3;end本题答案：【modulemux4_1(p3,p2,p1,p0,s,y);inputp3,p2,p1,p0;input[1:0]s;outputy;regy;......endmodule#modulemux4_1(inputp3,p2,p1,p0;input[1:0]s;outputregy;）......endmodule】2、【判断题】在always块中的过程语句中，赋值符号左边的变量既可以为wire线网性，也可以是reg寄存器型。本题答案：【错误】3、【判断题】对于if...elseif...else语句，判断的先后次序隐含着优先级关系。本题答案：【正确】第4周单元测验1、【单选题】由连续赋值语句assign赋值的变量必须定位为（）数据类型。本题答案：【wire】2、【单选题】逻辑非运算符用于对操作数取反，是（）运算符。本题答案：【单目运算符】3、【单选题】”10%3”的结果是（）。本题答案：【1】4、【单选题】如果变量A=4’b1101，则A2执行的结果是（）。本题答案：【4’b0011】5、【单选题】编写三人表决器设计，根据少数服从多数原则，以下代码设计合理的是（）。注：1-赞成/通过0-反对/否决本题答案：【assignresult=d0+d1+d2;assignu=(result=2)?1’b1:1’b0;】6、【多选题】下列（）语句是并行执行的。本题答案：【连续赋值语句#initial块语句#always块语句#实例引用语句】7、【多选题】下表为3线-8线译码器真值表，如果用行为级描述方式，应用if语句描述该译码器的功能，下列代码不合理的是（）。本题答案：【always@(A,G1,G2,G3)beginif(G1==0)Y=8’b1111_1111;elseif(G2)Y=8’b1111_1111;elseif(G3)Y=8'b1111_1111;else......end#regs;always@(A)begins=G2|G3;if(G1==0)Y=8’b1111_1111;elseif(s)Y=8’b1111_1111;else......end#wires;always@(*)begins=G2|G3;if(G1==0)Y=8’b1111_1111;elseif(s)Y=8’b1111_1111;else......end】8、【判断题】在Verilog语言中，12是用十进制数表示的整数型常量。本题答案：【正确】9、【判断题】表达式有操作数和运算符构成，根据运算符的含义计算出一个结果值。表达式中不包含等号。本题答案：【正确】小测验1、【单选题】如下图所示为1-4数据分配器模块和端口定义，以及真值表。下列用case语句描述正确的是（）。本题答案：【case({S1,S0})2'b00:beginY0=In;Y1=1'bz;Y2=1'bz;Y3=1'bz;end2'b01:beginY0=1'bz;Y1=In;Y2=1'bz;Y3=1'bz;end2'b10:beginY0=1'bz;Y1=1'bz;Y2=In;Y3=1'bz;end2'b11:beginY0=1'bz;Y1=1'bz;Y2=1'bz;Y3=In;endendcase】2、【判断题】case语句中的各分支表达式的值可以相同。本题答案：【错误】3、【判断题】case语句中的分支表达式应该包括控制表达式的所有可能取值，如果没有全包括，就需要使用default语句项。本题答案：【正确】小测验1、【单选题】（）循环语句是无限循环语句。本题答案：【forever】2、【单选题】for(k=1;k7;k=k+1)......这个for语句会循环执行（）次后面的循环语句。本题答案：【6】3、【多选题】（）循环语句一般不可综合，通常用于仿真激励模块。本题答案：【while#repeat#forever】小测验1、【判断题】将已设计存在的VerilogHDL模块作为当前电路模块设计的子模块，称为结构化建模方法，一般采用实例引用语句描述。本题答案：【正确】2、【判断题】数据流建模提供了用逻辑表达式描述电路的一种方式，不必考虑电路的组成以及元件之间的连接，一般采用always过程块语句描述。本题答案：【错误】3、【判断题】行为级描述方式侧重对模块的硬件电路了结构的描述。本题答案：【错误】第5周单元测验1、【单选题】下表为3线-8线译码器真值表，如果用行为级描述方式，在else分支中，如果采用case语句表述，正确的是（）。......always@*beginif(G1==0)Y=8’b1111_1111;elseif(G2|G3)Y=8’b1111_1111;else......end......本题答案：【case(A)3'b000:Y=8'b1111_1110;3'b001:Y=8'b1111_1101;3'b010:Y=8'b1111_1011;3'b011:Y=8'b1111_0111;3'b100:Y=8'b1110_1111;3'b101:Y=8'b1101_1111;3'b110:Y=8'b1011_1111;3'b111:Y=8'b0111_1111;default:Y=8'b1111_1111;endcase】2、【单选题】阅读下面Verilog代码段：reg[3:0]a;assigna=4’b1001;wirep,k;reg[2:0]m;assignk=a==4’b0010?1’b1:1’b0;always@(p)if(k==1’b0)m=3’h7;elsem=3’b001;按照定义a的位宽是（）。本题答案：【4】3、【单选题】接上题，按照定义a属于（）类型的变量。本题答案：【reg寄存器型】4、【单选题】接上题，编译会报错，错误的根本原因是（）。本题答案：【a的数据类型不正确，应该为wire线网型】5、【单选题】修改代码后，m的取值是（）。本题答案：【3‘b111】6、【多选题】阅读下面的程序:moduleAAA(a,b);outputrega;input[6:0]b;reg[2:0]sum;integeri;always@(b)beginsum=0;for(i=0;i=6;i=i+1)if(b[i])sum=sum+1;if(sum[2])a=1;elsea=0;endendmodule下列说法正确的是（）。本题答案：【变量i是整数型，用作循环计数变量。#for循环语句执行的次数是7次。】7、【多选题】接上题，分析代码后，可以得出以下那些结论（）。本题答案：【sum不是模块的对外端口，而是模块内的变量。#sum用于统计输入信号b中1的个数。#当b信号含1的个数是4个及4个以上时，输出端口a就为高电平。】8、【判断题】行为级描述方式侧重对模块的硬件电路行为、功能的描述。本题答案：【正确】9、【判断题】initial语句是一条面向仿真的过程语句，不能用来描述硬件逻辑电路的功能。本题答案：【正确】小测验1、【单选题】这是8线-3线优先编码器的部分代码，根据其中的case语句的描述，改写为if语句的描述，正确的是（）。......casez(I)8'b1???_????:beginY=3'b111;GS=1'b1;end8'b01??_????:beginY=3'b110;GS=1'b1;end8'b001?_????:beginY=3'b101;GS=1'b1;end8'b0001_????:beginY=3'b100;GS=1'b1;end8'b0000_1???:beginY=3'b011;GS=1'b1;end8'b0000_01??:beginY=3'b010;GS=1'b1;end8'b0000_001?:beginY=3'b001;GS=1'b1;end8'b0000_0001:beginY=3'b000;GS=1'b1;enddefault:beginY=3'b000;GS=1'b0;endendcase......本题答案：【if(I[7]==1)beginY=3'b111;GS=1'b1;endelseif(I[6]==1)beginY=3'b110;GS=1'b1;endelseif(I[5]==1)beginY=3'b101;GS=1'b1;endelseif(I[4]==1)beginY=3'b100;GS=1'b1;endelseif(I[3]==1)beginY=3'b011;GS=1'b1;endelseif(I[2]==1)beginY=3'b010;GS=1'b1;endelseif(I[1]==1)beginY=3'b001;GS=1'b1;endelseif(I[0]==1)beginY=3'b000;GS=1'b1;endelsebeginY=3'b000;GS=1'b0;end】2、【多选题】以下基于过程块的组合逻辑建模的规范，正确的有（）。本题答案：【过程块的输出变量应为reg型。#所有和输出有关的输入要写在always的敏感事件列表中。#用且仅用一组完整条件分支给输出赋值。】3、【判断题】组合逻辑电路的输出仅由输入决定。本题答案：【正确】小测验1、【单选题】阅读下列代码，该模块的功能是（）。modulecomp_2(data0,data1,gt,eq,lt);parameterN=8;input[N-1:0]data0,data1;outputreggt,eq,lt;always@(*)beigngt=0;eq=0;lt=0;if(data0data1)gt=1;if(data0==data1)eq=1;if(data0data1)lt=1;end本题答案：【数据比较器】2、【单选题】下列是基于过程块的组合逻辑建模的代码，设计正确的是（）。本题答案：【always@*if(clear)y=1'b0;elsey=ab;】3、【判断题】译码指将二进制编码转换为某一特定含义的信号（电路的某种状态）。本题答案：【正确】小测验1、【单选题】使用共阳极七段数码管显示数字2，按a-b-c-d-e-f-g-dp格式，给数码管赋值应为（）。本题答案：【8'b0010_0101】2、【多选题】关于BCD码以下叙述正确的是（）。本题答案：【BCD码是一种用二进制编码表示十进制数的编码方法。#BCD码采用4位二进制位元表示十进制数码。#十进制数36的BCD码为：00110110】3、【多选题】关于七段数码管的叙述正确的是（）。本题答案：【七段数码管由a、b、c、d、e、f、g段和小数点dp共八个发光二极管组合而成。#共阳极数码管指8个led的正极都连接到公共端，该公共端应连接正电源VCC。#要想点亮共阴极数码管的某段，需要给该段施加高电平。】第6周单元测验1、【单选题】设计一个能将四位二进制数转换成两个BCD码的电路，模块名为_4bits2bcd，输入端口为Bin，输出端口为BCD1，BCD0，下面选项代码编写正确的是（）。本题答案：【module_4bits2bcd(Bin,BCD1,BCD0);input[3:0]Bin;output[3:0]BCD1,BCD2;......】2、【单选题】接上题，如果要完成设计，在（1）处应填写（）选项的代码。reg[3:0]BCD1,BCD0;always@(Bin)begin{BCD1,BCD0}=8'h00;if(Bin10)begin(1)endelsebegin(2)endendendmodule本题答案：【BCD1=4'h0;BCD0=Bin;】3、【单选题】接上题，如果要完成设计，在（2）处应填写（）选项的代码。本题答案：【BCD1=4'h1;BCD0=Bin-4'd10;】4、【单选题】使用共阳极七段数码管显示数字2，按a-b-c-d-e-f-g-dp格式，给数码管赋值应为（）。本题答案：【8'b0010_0101】5、【单选题】关于BCD码以下叙述错误的是（）。本题答案：【BCD码就是8421码。】6、【多选题】以下基于过程块的组合逻辑建模的规范，正确的有（）。本题答案：【过程块的输出变量应为reg型。#所有和输出有关的输入要写在always的敏感事件列表中。#用且仅用一组完整条件分支给输出赋值。】7、【多选题】关于七段数码管的叙述正确的是（）。本题答案：【七段数码管由a、b、c、d、e、f、g段和小数点dp共八个发光二极管组合而成。#共阳极数码管指8个led的正极都连接到公共端，该公共端应连接正电源VCC。#要想点亮共阴极数码管的某段，需要给该段施加高电平。】8、【判断题】阻塞赋值只能在always块内使用，非阻塞赋值可以在always块外使用。本题答案：【错误】9、【判断题】译码指将二进制编码转换为某一特定含义的信号（电路的某种状态）。本题答案：【正确】小测验1、【多选题】关于锁存器和触发器的说法，正确的是（）。本题答案：【锁存器和触发器都是时序逻辑电路的基本单元电路。#锁存器是一种对输入信号电平敏感的存储电路，其状态的改变由输入电平（高电平或低电平）触发。#触发器是一种对输入时钟脉冲的有效沿敏感的存储电路，其状态的改变由输入时钟脉冲有效沿（上升沿或下降沿）触发。】2、【判断题】时序逻辑电路是具有记忆功能的逻辑电路，其输出与当前输入信号有关，与电路原来的状态无关。本题答案：【错误】3、【判断题】时序逻辑电路由组合电路和触发器组成。本题答案：【正确】小测验1、【单选题】要实现同步置位(高电平有效)、上升沿触发的D触发器设计：moduledff_s(data,set,clk,q);inputdata,set,clk;outputregq;always(1)beginif(2)q=1'b1;else(3);endendmodule（1）应该填写（）。本题答案：【@(posedgeclk)】2、【单选题】要实现同步置位(高电平有效)、上升沿触发的D触发器设计：moduledff_s(data,set,clk,q);inputdata,set,clk;outputregq;always(1)beginif(2)q=1'b1;else(3);endendmodule（2）应该填写（）。本题答案：【(set)】3、【单选题】要实现同步置位(高电平有效)、上升沿触发的D触发器设计：moduledff_s(data,set,clk,q);inputdata,set,clk;outputregq;always(1)beginif(2)q=1'b1;else(3);endendmodule（3）应该填写（）。本题答案：【q=data;】小测验1、【单选题】阅读下面代码，该移位寄存器的输入、输出方式属于（）。moduleshift_reg(din,clk,clr,q);inputdin,clk,clr;outputreg[3:0]q;always@(posedgeclkornegedgeclr)beginif(clr==1'b0)q=4'b0000;elsebeginq={q[2:0],din};endendmodule本题答案：【串行输入并行输出】2、【单选题】阅读下列代码，回答问题：moduleshift_example(din,clk,load,rst,dout);inputclk,rst,load;input[3:0]din;outputdout;reg[3:0]tmp_reg;always@(posedgeclkornegedgerst)beginif(rst==1'b0)tmp_reg=4'b0000;elseif(load==1'b1)tmp_reg=din;elsebegintmp_reg=tmp_reg1;endendendmodule下列关于这个移位寄存器的说法正确的是（）。本题答案：【异步复位，低电平有效；同步置数，高电平有效】3、【判断题】在硬件上，数据寄存器是一组可存储二进制数的触发器。本题答案：【正确】第7周单元测验1、【单选题】阅读下列代码，回答问题：moduleshift_example(din,clk,load,rst,dout);inputclk,rst,load;input[3:0]din;outputdout;reg[3:0]tmp_reg;always@(posedgeclkornegedgerst)beginif(rst==1'b0)tmp_reg=4'b0000;elseif(load==1'b1)tmp_reg=din;elsebegintmp_reg=tmp_reg1;endendendmodule下列关于这个移位寄存器的说法正确的是（）。本题答案：【异步复位，低电平有效；同步置数，高电平有效】2、【单选题】接上题，横线上应填写（）。本题答案：【assigndout=tmp_reg[3];】3、【单选题】要实现异步复位(低电平有效)、时钟使能(高电平有效)、上升沿触发的D触发器设计：moduledff_s(data,rst,en,clk,q);inputdata,rst,en,clk;outputregq;always(1)beginif(2)q=1'b0;;elseif(3)q=data;endendmodule（1）应该填写（）。本题答案：【@(posedgeclkornegedgerst)】4、【单选题】接上题，（2）应该填写（）本题答案：【(rst==1'b0)】5、【单选题】接上题，（3）应该填写（）。本题答案：【(en==1'b1)】6、【多选题】避免电路中产生不期望的锁存器的方法是（）。本题答案：【case多分支语句应该包含default语句，使其表述完整。#if条件语句应该包含else语句，是其表述完整。#always语句中赋值表达式右侧参与赋值的信号都必须列在敏感事件表中。】7、【多选题】关于锁存器和触发器的说法，正确的是（）。本题答案：【锁存器和触发器都是时序逻辑电路的基本单元电路。#锁存器是一种对输入信号电平敏感的存储电路，其状态的改变由输入电平（高电平或低电平）触发。#触发器是一种对输入时钟脉冲的有效沿敏感的存储电路，其状态的改变由输入时钟脉冲有效沿（上升沿或下降沿）触发。】8、【判断题】接上题，描述的是一个并行输入、串行输出的移位寄存器。本题答案：【正确】9、【判断题】在硬件上，数据寄存器是一组可存储二进制数的触发器。本题答案：【正确】小测验1、【多选题】阅读下面计数器counter1的设计代码，关于这个计数器说法正确的是（）。modulecounter1(clk,rst,en,load,din,cnt);inputclk,rst,en,load;input[3:0]din;outputreg[3:0]cnt;always@(posedgeclk)beginif(rst==1'b1)cnt=4'b0000;elseif(en==1'b1)beginif(load==1'b1)cnt=din;elsecnt=cnt+1'b1;endelse;endendmodule本题答案：【该计数器为异步复位，且高电平有效。#该计数器可同步预置加载初始计数值din。#该计数器在满足使能条件且load为低电平时，才开始计数。】2、【多选题】如果对上题的计数器进行仿真的话，激励信号编写合理的是（）。H、10;end......I、......initialbeginrst=1'b1;din=4'b0101;J、35rst=1'b0;K、500$stop;endintialbeginen=1'b0;load=1'b0;L、50en=1'b1;M、20load=1'b1;N、20load=1'b0;endalwaysbeginclk=1'b0;O、10clk=1'b1;P、10;end......Q、......initialbeginrst=1'b1;din=4'b0101;R、35rst=1'b0;S、500$stop;endintialbeginen=1'b1;load=1'b0;T、20load=1'b1;U、20load=1'b0;endalwaysbeginclk=1'b0;V、10clk=1'b1;W、10;end......X、......initialbeginrst=1'b1;din=4'b0101;Y、35rst=1'b1;Z、500$stop;endintialbeginen=1'b1;load=1'b0;[、50en=1'b0;\、20load=1'b1;]、20en=1'b1;endalwaysbeginclk=1'b0;^、10clk=1'b1;_、10;end......本题答案：【......initialbeginrst=1'b1;din=4'b0101;#35rst=1'b0;#500$stop;endintialbeginen=1'b0;load=1'b0;#50en=1'b1;#20load=1'b1;#20load=1'b0;endalwaysbeginclk=1'b0;#10clk=1'b1;#10;end......#......initialbeginrst=1'b1;din=4'b0101;#35rst=1'b0;#500$stop;endintialbeginen=1'b1;load=1'b0;#20load=1'b1;#20load=1'b0;endalwaysbeginclk=1'b0;#10clk=1'b1;#10;end......】3、【判断题】若某个计数器在m个状态下循环计数，通常称为模m计数器。本题答案：【正确】小测验1、【单选题】要设计一个把19.44MHz的时钟分频到8kHz的分频电路，分频系数是（）。本题答案：【2430】2、【单选题】接上题，如果采用折半计数的方法，达到分频目的，则设计的二进制计数器应该为（）位。本题答案：【11】3、【判断题】如果要进行32分频设计，则计数变量的应该为4位，取该计数器的最高位输出即可。本题答案：【错误】第8周单元测验1、【单选题】要设计一个把19.44MHz的时钟分频到8kHz的分频电路，分频系数是（）。本题答案：【2430】2、【单选题】接上题，如果采用折半计数的方法，达到分频目的，则设计的二进制计数器应该为（）位。本题答案：【11】3、【单选题】要实现把19.44MHz的时钟分频到8kHz的分频电路功能，则(1)应为（）。modulediv2430(clk,clkout);inputclk;outputregclkout;reg[10:0]cnt;always@(posedgeclk)beginif(cnt==11'b1214)(1);elsecnt=cnt+1'b1;endalways@(posedgeclk)beginif(cnt==(2))(3);else;endendmodule;本题答案：【cnt=0;】4、【单选题】接上题，（2）（3）应填写代码（）。本题答案：【11‘d1214clkout=~clkout;】5、【单选题】这是一个计数器的关键代码设计：......if(rst==1'b0)begingw=4‘b0000;sw=4'b0000;co=1'b0;endelseif(sw==4'b0101gw==4'b1000)begingw=4'b1001;co=1'b1;endelseif(sw==4'b0101gw==4'b1001)begingw=4'b0000;sw=4'b0000;co=1'b0;endelseif(gw==4'b1001)begingw=4'b0000;sw=sw+1'b1;endelsegw=gw+1'b1;......关于这段代码说法正确的是（）。本题答案：【计数器的模为60】6、【多选题】阅读下面计数器counter1的设计代码，关于这个计数器说法正确的是（）。modulecounter1(clk,rst,en,load,din,cnt);inputclk,rst,en,load;input[3:0]din;outputreg[3:0]cnt;always@(posedgeclk)beginif(rst==1'b1)cnt=4'b0000;elseif(en==1'b1)beginif(load==1'b1)cnt=din;elsecnt=cnt+1'b1;endelse;endendmodule本题答案：【该计数器为异步复位，且高电平有效。#该计数可同步预置加载初始计数值din。#该计数器在满足使能条件且load为低电平时，才开始计数。】7、【多选题】如果对上题的计数器进行仿真的话，激励信号编写合理的是（）。H、10;end......I、......initialbeginrst=1'b1;din=4'b0101;J、35rst=1'b0;K、500$stop;endintialbeginen=1'b0;load=1'b0;L、50en=1'b1;M、20load=1'b1;N、20load=1'b0;endalwaysbeginclk=1'b0;O、10clk=1'b1;P、10;end......Q、......initialbeginrst=1'b1;din=4'b0101;R、35rst=1'b0;S、500$stop;endintialbeginen=1'b1;load=1'b0;T、20load=1'b1;U、20load=1'b0;endalwaysbeginclk=1'b0;V、10clk=1'b1;W、10;end......X、......initialbeginrst=1'b1;din=4'b0101;Y、35rst=1'b1;Z、500$stop;endintialbeginen=1'b1;load=1'b0;[、50en=1'b0;\、20load=1'b1;]、20en=1'b1;endalwaysbeginclk=1'b0;^、10clk=1'b1;_、10;end......本题答案：【......initialbeginrst=1'b1;din=4'b0101;#35rst=1'b0;#500$stop;endintialbeginen=1'b0;load=1'b0;#50en=1'b1;#20load=1'b1;#20load=1'b0;endalwaysbeginclk=1'b0;#10clk=1'b1;#10;end......#......initialbeginrst=1'b1;din=4'b0101;#35rst=1'b0;#500$stop;endintialbeginen=1'b1;load=1'b0;#20load=1'b1;#20load=1'b0;endalwaysbeginclk=1'b0;#10clk=1'b1;#10;end......】8、【判断题】分频器电路的本质是计数器。本题答案：【正确】9、【判断题】流水灯的设计采用了层次化建模方法。本题答案：【正确】第9周单元测验1、【单选题】在数字钟设计中，要对50MHz晶振源进行分频，得到1000Hz的方波信号，分频系数、计数范围、计数变量的位宽应为（）。本题答案：【500000~2499915】2、【单选题】现在要设计一个具有“分、秒、百分秒”计时功能的数字跑表，实现一个小时内精确百分之一秒的计时，具有复位、暂停功能，将计时结果显示到6个数码管上。分析该数字跑表设计要求，关于功能模块说法正确的是（）。本题答案：【秒、分计数模块的计数范围应该是0-59，并且计满60要产生一个进位信号。】3、【单选题】接上题的秒表设计要求，关于模块定义和端口定义，下列代码表述正确的是（）。本题答案：【modulepaobiao(cp,reset,pause,sel,seg_code);inputcp,reset,pause;outputreg[3:0]sel;outputreg[7:0]seg_code;】4、【单选题】接上题，阅读下列代码,下列选项说法正确的是（）。always@(posedgeclkorposedgereset)beginif(reset==1'b1){ms_h,ms_l}=8'h00;elsebeginif(pause==1'b0)beginif(ms_l==4'd9)beginms_l=4'd0;if(ms_h==4'h9)ms_h=4'd0;elsems_h=ms_h+1'b1;endelsems_l=ms_l+1'b1;endendend本题答案：【pause是暂停信号，高电平时计数器停止计数】5、【单选题】接上题，阅读下列代码，下列选项表述错误的是（）。always@(posedgeclkorposedgereset)beginif(reset==1'b1)beginflag=1'b0;endelsebeginif(ms_h==4'd9ms_l==4'd9)flag=1'b1;elseflag=1'b0;endend本题答案：【需要定义一个内部变量flag，为reg型，位宽为4】6、【多选题】在现有的多功能数字钟设计的基础上，要增加定时闹钟功能，则定时闹钟模块的输入端口应包括（）。本题答案：【根据要求，需要有3个时钟脉冲输入端口，其中1000Hz、500Hz脉冲信号作为闹钟提示音，另外输入1Hz的时钟脉冲信号用于定时定分。#需要有设置时、分的控制信号，当这些信号生效时就可以设置时和分了。#需要有按键控制信号输入，用于停止输入闹铃音。】7、【多选题】接上题，为了比较设置的闹钟时间与闹钟当前时间是否相等，编写了一个8位比较器：module_8bitcomparator(equ,a,b);input[7:0]a,b;outputequ;assignequ=(a==b);endmodule需要下面（）选项的代码才能实现闹钟设置时间和当前时间是否相等的判断。本题答案：【wirehour_equ,min_equ;wiretime_equ;_8bitcomparatoru3(hour_equ,set_hour_value,Hour);_8bitcomparatoru4(min_equ,set_min_value,Minute);assigntime_equ=(hour_equmin_equ);#wirehour_equ,min_equ;wiretime_equ;assignhour_equ=((set_hour_value==Hour)?1'b1:1'b0);assignmin_equ=((set_minute_value==Minute)?1'b1:1'b0);assigntime_equ=(hour_equmin_equ);】8、【判断题】要设计计时精度较高的数字钟，振荡器通常选择石英晶体，例如振荡频率为32768Hz的晶振。本题答案：【正确】9、【判断题】为了保证视觉观察的效果，在多功能数字钟的设计中，动态扫描数码管的时钟频率越快越好。本题答案：【错误】第10周单元测验1、【单选题】某正弦信号数据存储器ROM包括7位地址线，8位数据线，则()。本题答案：【该ROM的存储深度为128，波形数据位宽为8位。】2、【单选题】如果ROM用2的3次幂个存储单元存储了正弦信号一个周期的数据，下列关于ROM输出波形的频率，说法错误的是（）。本题答案：【输出信号的频率等于计数器时钟信号频率的8。】3、【单选题】方波的实现算法较简单，可以在一个周期的中间位置翻转电平即可。以下为源程序：modulesqu_wave(cpi,rst_n,address,q_square);inputcpi;inputrst_n;input[16:0]address;outputreg[11:0]q_square;always@(posedgecpiornegedgerst_n）if(!rst_n)q_square=12'h000;elsebegin;elseq_square=12'h000;endendmodule横线内容可以选择（）。本题答案：【if(address=17'h0ffff)q_square=12'hfff;】4、【单选题】在Altera的FPGA器件内部集成了一个或多个锁相环PLL，可以用这些PLL与输入的时钟信号同步，并以其作为参考信号实现锁相，输出一个到多个同步倍频或分频的片内时钟，共系统使用。某FPGA开发板的输入时钟为50MHz，通过设置ALTPLL的结果如下：关于该结果，说法错误的是（）。本题答案：【该锁相环一共有三个时钟输出端，占空比都是50%，且无相移。】5、【单选题】为了使信号发生器能够输入模拟波形，还要D/A转换电路的设计，关于D/A转换电路的说法错误的是（）。本题答案：【必须有DAC芯片】6、【多选题】以下关于QuartusII软件提供的宏功能模块，说法正确的是（）。本题答案：【用户在设计时调用这些宏功能模块，可以加快设计速度，提高资源利用率的目的。#这些宏功能模块用户是无法看到内部设计，只能通过参数传递语句defparam将用户设定的参数传递到该模块内部。#在许多设计中，必须利用宏功能模块才可以使用一些FPGA器件中的特定硬件功能模块，例如：嵌入式锁相环PLL等。】7、【多选题】以下（）格式文件是QuartusIILPM_RAM或LPM_ROM使用的初始化格式文件。本题答案：【mif#hex#dat】8、【判断题】在FPGA应用设计中，SignalTapII嵌入式逻辑分析仪是一种类似于modelsim的仿真工具。本题答案：【错误】9、【判断题】在简易信号发生器的设计中，通过改变地址计数器的步长达到改变输出频率的目的。本题答案：【正确】第11周单元测验1、【单选题】如果某个状态机设计，需要定义4个状态，下面编码方案不可行的是（）。本题答案：【S0=3‘b001S1=3'b010S2=3'b100S3=4'b000】2、【单选题】要设计一个序列检测器，将“101”序列从码流中检测出来，输出高电平时表示检测到指定序列，输出低电平则表示未检测到指定序列。下列（）状态转换图设计是合理的。本题答案：【】3、【单选题】接上题，下列关于这个序列检测器的代码设计，需要补充（）才完整。moduleSerial_Detect(inputclk,rst_n,vin,//Serialdateinputoutputregvout//Serialdetectflagoutput);localparams0=2'd0,s1=2'd1,s2=2'd2,s3=2'd3;reg[1:0]cstate,nstate;always@(posedgeclkornegedgerst_n)if(!rst_n)cstate=s0;elsecstate=nstate;always@(？)？always@(posedgeclkornegedgerst_n)if(!rst_n)vout=1'b0;elsecase(nstate)s0:vout=1'b0;s1:vout=1'b0;s2:vout=1'b0;s3:vout=1'b1;default:vout=1'b0;endcaseendmodule本题答案：【always@(cstateorvin)case(cstate)s0:nstate=vin?s1:s0;s1:nstate=vin?s1:s2;s2:nstate=vin?s3:s0;s3:nstate=vin?s1:s2;default:nstate=s0;endcase】4、【单选题】接上题，将这个序列检测器设计简化后，去掉了一个状态，代码如下：......always@(cstateorvin)case(cstate)s0:nstate=vin?s1:s0;s1:nstate=vin?s1:s2;s2:nstate=vin?s1:s0;default:nstate=s0;endcasealways@(posedgeclkornegedgerst_n)if(!rst_n)vout=1'b0;elsecase(nstate)s0:vout=1'b0;s1:vout=1'b0;s2:if(vin)vout=1'b1;elsevout=1'b0;default:vout=1'b0;endcaseendmodule对应的状态转换图应为（）。本题答案：【】5、【单选题】阅读下列代码，关于这段代码说法错误的是（）。modulefsm_example(clk,rst_n,datain,result);inputclk，rst_n;inputdatain;outputregresult;parameterIDLE=2'b00;parameterS0=2'b01;parameterS1=2'b10;reg[1:0]curr_state,reg[1:0]next_state;always@(posedgeclkornegedgerst_n)//第一段beginif(~rst_n)curr_state=IDLE;elsecurr_state=next_state;endalways@(*)//第二段begincase(curr_state)IDLE:if(datain)next_state=S0;elsenext_state=IDLE;S0:if(datain)next_state=S1;elsenext_state=IDLE;S1:if(datain）next_state=S1;elsenext_state=IDLE;default:next_state=IDLE;endcaseendalways@(*)//第三段begincase(curr_state)IDLE:result=1'b0;S0:result=1'b0;S1:result=1'b1;default:result=1'b0;endcaseendendmodule本题答案：【用于序列检测，当连续输入三个clk周期的高电平时，输出result为高电平】6、【多选题】下列关于有限状态机的说法正确的是（）。本题答案：【有限状态机的状态数量是有限的#任何时刻，状态机只能处于一个状态#状态在同一时钟跳变沿由当前状态转向下一个状态】7、【多选题】阅读下列代码，关于这段代码说法正确的是（）。modulefsm_example(clk,rst_n,datain,result);inputclk，rst_n;inputdatain;outputregresult;parameterIDLE=2'b00;parameterS0=2'b01;parameterS1=2'b10;reg[1:0]curr_state,reg[1:0]next_state;always@(posedgeclkornegedgerst_n)//第一段beginif(~rst_n)curr_state=IDLE;elsecurr_state=next_state;endalways@(*)//第二段begincase(curr_state)IDLE:if(datain)next_state=S0;elsenext_state=IDLE;S0:if(datain)next_state=S1;elsenext_state=IDLE;S1:if(datain）next_state=S1;elsenext_state=IDLE;default:next_state=IDLE;endcaseendalways@(*)//第三段begincase(curr_state)IDLE:result=1'b0;S0:result=1'b0;S1:result=1'b1;default:result=1'b0;endcaseendendmodule本题答案：【这段代码中定义了3个状态：IDLE、S0、S1#第一个always语句块将下一个状态逻辑产生的状态存入curr_state#第二、三个always语句块均是组合逻辑，前者根据输入和当前状态，产生next_state，后者根据当前状态产生输出】8、【判断题】状态机包括Mealy和Moore两种类型，其中电路的输出与电路输入及当前的状态都有关的状态机是Mealy型。本题答案：【正确】9、【判断题】One-Hot是状态机的一种状态编码方案，其特点是当前状态改变时，状态向量中仅一位发生变化。本题答案：【错误】《FPGA技术应用》结课考试1、【单选题】厂家提供通用芯片，用户自行编程设计其功能的芯片称为()。本题答案：【可编程逻辑器件】2、【单选题】下列哪个流程是基于EDA软件的FPGA/CPLD一般设计流程（）。本题答案：【逻辑设计-设计输入-逻辑综合-功能仿真-布局布线-时序仿真-编程下载】3、【单选题】在线调试状态下，选择将配置数据装入FPGA中的下载方式应为（）。本题答案：【JTAG】4、【单选题】下图是全加器的逻辑电路图，如果调用门级原语，（）可以实现图中门电路3的逻辑设计。本题答案：【andu3(c1,a,b);】5、【单选题】整数型常量12’habc表示的意思是（）。本题答案：【该常量的二进制位宽是12，用十六进制形式表示为abc】6、【单选题】X=4‘b0001，Y=4'b0101则X||Y的结果是（）。本题答案：【1】7、【单选题】由连续赋值语句assign赋值的变量必须定义为（）数据类型。本题答案：【wire】8、【单选题】下列语句属于行为级描述方式常用语句是（）。本题答案：【always过程语句】9、【单选题】下表为3线-8线译码器真值表，如果用if语句描述功能，下面（）描述方式是合理的。moduledecoder3_8(G1,Y,G2,A,G3);inputG1,G2,G3;input[2:0]A;outputreg[7:0]Y;......本题答案：【always@*beginif(G1==0)Y=8’b1111_1111;elseif(G2|G3)Y=8’b1111_1111;else......end】10、【单选题】接上题，在else分支中，如果采用case语句表述，正确的是（）。本题答案：【case(A)3'b000:Y=8'b1111_1110;3'b001:Y=8'b1111_1101;3'b010:Y=8'b1111_1011;3'b011:Y=8'b1111_0111;3'b100:Y=8'b1110_1111;3'b101:Y=8'b1101_1111;3'b110:Y=8'b1011_1111;3'b111:Y=8'b0111_1111;default:Y=8'b1111_1111;endcase】11、【单选题】（）循环语句是无限循环语句。本题答案：【forever】12、【单选题】阅读下列代码，该模块的功能是（）。modulecomp_2(data0,data1,gt,eq,lt);parameterN=8;input[N-1:0]data0,data1;outputreggt,eq,lt;always@(*)beigngt=0;eq=0;lt=0;if(data0data1)gt=1;if(data0==data1)eq=1;if(data0data1)lt=1;end本题答案：【数据比较器】13、【单选题】下列是基于过程块的组合逻辑建模的代码，设计正确的是（）。本题答案：【always@*if(clear)y=1'b0;elsey=ab;】14、【单选题】要实现同步置位(高电平有效)、上升沿触发的D触发器设计：moduledff_s(data,set,clk,q);inputdata,set,clk;outputregq;always(1)beginif(2)q=1'b1;else(3);endendmodule（1）应该填写（）。本题答案：【@(posedgeclk)】15、【单选题】接上题，（2）应该填写（）。本题答案：【(set)】16、【单选题】接上题，（3）应该填写（）。本题答案：【q=data;】17、【单选题】阅读下面代码，该移位寄存器的输入、输出方式属于（）。moduleshift_reg(din,clk,clr,q);inputdin,clk,clr;outputreg[3:0]q;always@(posedgeclkornegedgeclr)beginif(clr==1'b0)q=4'b0000;elsebeginq={q[2:0],din};endendmodule本题答案：【串行输入并行输出】18、【单选题】要设计一个把19.44MHz的时钟分频到8kHz的分频电路，分频系数是（）。本题答案：【2430】19、【单选题】接上题，如果采用折半计数的方法，达到分频目的，则设计的二进制计数器应该为（）位。本题答案：【11】20、【单选题】接上题，要实现该分频电路的功能，则(1)应为（）。modulediv2430(clk,clkout);inputclk;outputregclkout;reg[10:0]cnt;always@(posedgeclk)beginif(cnt==11'b1214)(1);elsecnt=cnt+1'b1;endalways@(posedgeclk)beginif(cnt==(2))(3);else;endendmodule;本题答案：【cnt=0;】21、【单选题】接上题，（2）（3）应填写代码（）。本题答案：【11‘d1214clkout=~clkout;】22、【单选题】现在要设计一个具有“百分秒、秒、分”计时功能的数字跑表，实现一个小时内精确百分之一秒的计时，具有复位、暂停功能，将计时结果显示到6个数码管上。分析这个数字跑表，关于功能模块说法正确的是（）。本题答案：【秒、分计数模块的计数范围应该是0-59，并且计满60要产生一个进位信号。】23、【单选题】接上题，关于模块定义和端口定义，下列代码表述正确的是（）。本题答案：【modulepaobiao(cp,reset,pause,sel,seg_code);inputcp,reset,pause;outputreg[3:0]sel;outputreg[7:0]seg_code;】24、【单选题】接上题，阅读下列代码,下列选项说法正确的是（）。always@(posedgeclkorposedgereset)beginif(reset==1'b1){ms_h,ms_l}=8'h00;elsebeginif(pause==1'b0)beginif(ms_l==4'd9)beginms_l=4'd0;if(ms_h==4'h9)ms_h=4'd0;elsems_h=ms_h+1'b1;endelsems_l=ms_l+1'b1;endendend本题答案：【pause是暂停信号，高电平时计数器停止计数】25、【单选题】要设计一个序列检测器，将“101”序列从码流中检测出来，输出高电平时表示检测到指定序列，输出低电平则表示未检测到指定序列。下列（）状态转换图设计是合理的。本题答案：【】26、【多选题】应用QuartusII软件，其中AnalysisSynthesis主要完成以下哪些任务（）。本题答案：【对设计文件进行语法检查、设计规则检查#把原理图或HDL代码翻译成逻辑表达式#用目标芯片中的逻辑元件来实现逻辑表达式】27、【多选题】下列关于引脚分配的说法正确的是（）。本题答案：【是把设计文件的输入和输出信号分配到FPGA器件引脚的过程#需要考虑实际FPGA开发板上的外部连接资源，再决定如何分配引脚】28、【多选题】关于线网型变量说法正确的是（）。本题答案：【wire线网型变量表示硬件电路中元件间实际存在的物理连线。#wire型变量输出值随输入值变化，不能暂存。#模块没有明确输入、输出变量的数据类型时，默认为是位宽为1的wire型变量。】29、【多选题】parameterDATA_W=16;wire[DATA_W-1:0]PWdata,PRdata;对这两句话理解正确的是（）。本题答案：【声明了两个wire线网型变量PWdata、PRdata#定义了一个参数常量DATA_W,代表16#PWdata和PRdata的位宽都是16，最高位标号是15，最低位的标号是0】30、【多选题】reg[15:0]music[19:0];对这句话的理解为（）。本题答案：【声明了一个存储器变量music#music变量由20个reg型变量组成#music的每一个reg型变量都是16位】31、【多选题】下面是四选一数据选择器的部分代码，要补全代码可以选择（）。（？）always@(*)beginif(s==2'b00)y=p0;elseif(s==2'b01)y=p1;elseif(s==2'b10)y=p2;elsey=p3;end本题答案：【modulemux4_1(p3,p2,p1,p0,s,y);inputp3,p2,p1,p0;input[1:0]s;outputy;regy;......endmodule#modulemux4_1(inputp3,p2,p1,p0;input[1:0]s;outputregy;）......endmodule】32、【多选题】关于always过程块的说法正确的是（）本题答案：【只要敏感事件表中的事件发生变化就会执行always语句块。#在always块中的过程赋值语句中，赋值符号左边的变量必须被定义成寄存器类型。】33、【多选题】阅读下面计数器counter1的设计代码，关于这个计数器说法正确的是（）。modulecounter1(clk,rst,en,load,din,cnt);inputclk,rst,en,load;input[3:0]din;outputreg[3:0]cnt;always@(posedgeclk)beginif(rst==1'b1)cnt=4'b0000;elseif(en==1'b1)beginif(load==1'b1)cnt=din;elsecnt=cnt+1'b1;endelse;endendmodule本题答案：【该计数器为异步复位，且高电平有效。#该计数器可同步预置加载初始计数值din。#该计数器在满足使能条件且load为低电平时，才开始计数。】34、【多选题】如果对上题的计数器进行仿真的话，激励信号编写合理的是（）。H、10;end......I、......initialbeginrst=1'b1;din=4'b0101;J、35rst=1'b0;K、500$stop;endintialbeginen=1'b0;load=1'b0;L、50en=1'b1;M、20load=1'b1;N、20load=1'b0;en