《数字电子技术及应用》课件第4章

第四章触发器4.1RS触发器4.2其它功能的触发器

4.3集成触发器 4.1

RS触发器

4.1.1基本RS触发器

1．电路组成

基本RS触发器可由两个输入、输出交叉连接的与非门组成，如图4－1－1(a)所示。基本RS触发器是构成其它各种功能触发器的基本组成部分，是一种最简单的触发器。图4－1－1

(a)逻辑图；(b)逻辑符号表4－1－1基本RS触发器真值表

3.状态表、状态图和特征方程

对于触发器功能的描述，除了用真值表和时序图来表示外，还可以用状态表、状态图和特征方程来表示。状态表、状态图不但能说明输出与输入之间的关系，同时还表明了状态转换关系。

状态表即状态转换表，它可由真值表直接得到。基本RS触发器的状态表如表4－1－2所示。由于SDRD＝00是禁止出现的，因此可作为无关最小项。表4-1-2基本RS触发器状态表

状态图又称为状态转换图。在状态转换图中以圆圈表示电路的各个状态，以箭头表示状态转换的方向，还在箭头旁注明了状态转换前的输入变量取值和输出值。通常将输入变量取值写在斜线以上，将输出值写在斜线以下。

基本RS触发器的状态图如图4-1-2所示。Q端共有两个状态：“0”态和“1”态，当Qn＝0时，输入RDSD=11或01时，保持“0”态（即Qn+l＝0），输入RDSD＝10时，状态由“0”变为“1”态（即Qn+l＝1）。当Qn＝1时，输入RDSD=11或10时，保持“1”态（即Qn+l=1），输入RDSD＝01时，状态由“1”变为“0”态（即Qn+l＝0）。(4－1－1)图4－1-2图4－1-34.1.2钟控RS触发器

1．电路组成

基本RS触发器的特点是触发器的状态直接受输入信号的控制，一旦输入信号发生变化，其输出状态也随之改变。在数字系统中，不仅要求触发器的输出状态最终由输入端所加的信号决定，而且还要有一个命令触发器翻转的信号——时钟脉冲（简称CP脉冲），以便在时钟脉冲的控制下，整个系统中有关的触发器同时动作。受时钟脉冲控制的触发器称为钟控触发器。钟控RS触发器的电路结构如图4－1－4所示。图4－1-4钟控RS触发器也称同步RS触发器，它由四个与非门组成，与非门A和B构成一个基本RS触发器，与非门C和D构成导引控制电路。CP是时钟脉冲控制信号输入端，时钟脉冲由此输入。时钟脉冲是一个等间隔、波形较窄的正脉冲系列，通过导引电路来实现时钟脉冲对输入端R和S的控制，故称为钟控RS触发器。SD、RD端是直接置位和直接复位端，即不经过时钟脉冲控制对基本RS触发器直接置位和复位。在工作之初，若使触发器处于某一指定状态时，在SD或RD端输入一负脉冲即可。当在触发器工作期间不需直接置位、复位时，SD、RD端处于高电平，即处于“1”态。S、R端是信号输入端。

2.工作原理

下面分析同步RS触发器输出状态与输入状态的逻辑关系。

在时钟脉冲到来之前，即CP＝0时，不论R和S端状态如何变化，C门和D门有一个输入端为“0”，故其输出均为“1”，C、D门关闭，基本RS触发器保持原状态不变。只有当时钟脉冲到来之后，即CP＝1时，触发器才按R、S端的输入状态来决定其输出状态。时钟脉冲过去后，输出状态不变。由于这种触发器状态的翻转时刻受控制端信号同步控制，故又称为同步触发器。

设时钟脉冲到来后，CP端变为“1”，即CP＝1。

1)S＝0，R＝1此时，C门的一个输入端为“0”，故其输出为“1”。D门的两个输入端均为“1”，故其输出为“0”，即向B门输送了一个置“1”负脉冲，使Q为“1”。因此，不论基本RS触发器初始状态是“0”还是“1”，输出端Q都将处于“0”态。

2)S＝1，R＝0此时，D门的一个输入端为“0”，故其输出为“1”。C门的两个输入端均为“1”，故其输出为“0”，即向A门输送了一个置“1”负脉冲。不论基本RS触发器初始状态是“0”还是“1”，输出端Q都将处于“1”态。

3)S＝0，R＝0此时，C门和D门均有一个输入端为“0”，故其输出均为“1”，不向基本RS触发器输送负脉冲，触发器状态保持不变，称触发器处于“保持”状态。

4)S＝1，R＝1

此时，C门和D门的两个输入端均为“1”，故其输出均为“0”。C门和D门均向基本RS触发器输送了负脉冲，从而使基本RS触发器的两个输出端Q和Q均为“1”，即Q＝Q＝1，这就破坏了触发器的逻辑关系。当脉冲消失后，即CP＝0时，触发器状态不定，因此，这种情况在实际工作中应避免。表4-1-3同步RS触发器真值表

3.状态表、状态图和特征方程

根据同步RS触发器的真值表可得钟控RS触发器在CP＝1时的状态表如表4－1－4所示，状态图如图4－1－5所示,特征方程如式(4－1－2)所示。

特征方程（约束条件）(4－1－2)表4-1-4钟控RS触发器的状态表

图4－1-54.2.1

D触发器

为了解决钟控RS触发器R、S输入信号之间有约束的问题，可以将图4－1－3所示钟控RS触发器的R端接至D门的输出端，并将S改为D，便构成了图4－2－1所示的钟控D触发器。在图4－2－1中，门A和B组成基本触发器，门C和D组成触发引导门。基本RS触发器的输入为4.2其它功能的触发器图4－2-1表4-2-1

D触发器真值表Qn+l＝D(4－2－1)

同理，可以得出钟控D触发器在CP＝1时的状态表如表4－2－2所示，状态图如图4－2－2所示。图4－2－24.2.2

T触发器和T′触发器

1．T触发器

将钟控RS触发器的互补输出Q和Q分别接R和S输入端，并在触发引导门的输入端加T输入信号就构成了钟控T触发器，如图4－2－3所示。由于Q和Q互补，它不可能出现SR＝11的情况，因此这种结构也解决了R、S之间的约束问题。

这时等效的R、S输入信号为图4－2－3表4-2-3

T触发器真值表由图4－2－3可得当CP＝1时，将上式代入基本RS触发器的特征方程，得出钟控T触发器的特征方程为(4－2－2)同理，可得出T触发器在CP＝1时的状态表如表4－2－4所示，状态图如图4－2－4所示。表4-2-4

T触发器状态表

图4－2-4

2.T′触发器

如果让T触发器的输入端T恒为“1”，就构成了T′触发器。显然，T′触发器只具有计数功能，即每来一个时钟脉冲，触发器的状态就翻转一次Qn+1＝Q。可见T′触发器仅有翻转功能，因此，T′触发器又称为计数触发器，它是T触发器的特例。T′触发器的真值表、状态表和状态图分别如表4-2-5、表4-2-6和图4-2-5所示。

T′触发器的特征方程为(4－2－3)表4-2-5

T′触发器真值表表4-2-6

T′触发器状态表

图4－2－54.2.3

JK触发器

将T触发器的T端分开，分别用J、K输入，便可以构成钟控JK触发器，如图4－2－6所示。与钟控RS触发器对照，其等效的R、S输入信号为图4－2－6表4-2-7主从JK触发器真值表

由图4－2－6可得代入基本RS触发器特征方程,得出JK触发器的特征方程为(4－2－4)图4－2-7由于JK触发器功能比较齐全，因此也是目前使用非常广泛的一种触发器。

上述分析的几种触发器状态的翻转的时刻受时钟脉冲的控制，因此属于钟控触发器。

另外，各种不同功能的触发器逻辑功能可以相互转换。由于目前最常见到的集成触发器芯片是JK触发器和D触发器，因此当需要使用其它逻辑功能的触发器时，可以通过逻辑功能转换的方法，把JK触发器或D触发器转换为所需要的逻辑功能的触发器。

4.3集成触发器

4.3.1集成触发器的触发方式

触发方式指的是触发器的翻转时刻与时钟脉冲的关系。触发器的触发方式和其内部电路结构有关，但同功能的触发器不论采用何种触发方式和结构，其逻辑功能完全相同。如JK触发器，不论是电平触发方式，还是边沿触发方式，其逻辑功能都是具有保持或记忆功能、置“0”和置“1”功能及计数功能。

1.电平触发方式

前面我们介绍的几种钟控触发器，当时钟脉冲信号为低电平（CP=0）时，触发器不接受输入信号，维持原状态不变；当时钟脉冲信号为高电平（CP=1）时，触发器接受输入信号，状态发生变化，这种钟控方式称为电平触发方式。所谓电平触发，是指只要CP在规定的电平下，触发器便能翻转。如果只在CP＝1期间翻转，在CP＝0期间不能翻转，则称正电平触发；如果只在CP＝0期间翻转，在CP＝1期间不能翻转，则称负电平触发。

电平触发方式的触发器逻辑符号如图4－3－1所示。图4－3-1

(a)高电平触发；(b)低电平触发由逻辑符号可以看出，若触发器时钟脉冲输入端未画“○”，则为高电平触发（如图4－3－1（a）所示）；若触发器时钟脉冲输入端画有“○”，则为低电平触发。在输入端（以RS触发器为例）的C1、1R和1S的“1”表示相互间控制关联;RD、SD分别为直接复位端和直接置端，RD、SD端画有“○”表示为低电平有效。电平触发的触发器存在这样的问题：在时钟脉冲宽度期间，若输入端的输入信号发生改变，则触发器的状态也随之改变。把这种触发器在CP有效期间多次发生翻转的现象称为“空翻”，空翻会造成触发器输出状态混乱。以高电平触发RS触发器为例（电路如图4－1－4），在正常情况下，CP＝1期间，当R＝0、S=1时，触发器应置“1”；但若在CP作用期间，R、S发生了变化，当触发器的状态由“0”翻转到“1”后，R由“0”变为“1”，S由“1”变为“0”，这时CP仍在高电平期间，因而又使触发器由“1”翻转到“0”，触发器产生空翻现象。因此，为了保证触发器可靠地工作，防止出现空翻现象，必须限制输入信号在CP有效期间保持不变。对于反馈型触发器，即使输入信号不发生变化，由于脉冲过宽，也会产生多次翻转现象，这种现象称为振荡现象。如T′触发器，由其特征方程Qn+1＝Qn可知，在CP持续为高电平期间，它将在“0”和“1”之间不断翻转，产生振荡现象。为了不产生振荡，只需要把时钟脉冲取窄，但这一点在实际中很难做到。

2.主从触发方式

主从触发方式是主从结构触发器特有的触发方式，它是在时钟脉冲的上升沿接收输入信号，下降沿时触发器状态翻转。因此，在一个时钟信号的作用下，触发器的状态只翻转一次，从而避免了空翻和振荡现象。主从触发器在后面将作介绍。

3.边沿触发方式

边沿触发方式是指在时钟脉冲触发沿（上升沿或下降沿）到来之前或之后，即使输入信号发生变化，触发器的状态也不翻转，仅在时钟脉冲触发沿到来时，依据此时输入信号的状态而按其功能翻转。边沿触发分为上升沿和下降沿触发，若触发器的状态仅在时钟脉冲上升沿到来时才翻转，则称为上升沿触发；若触发器的状态仅在时钟脉冲下降沿到来时才翻转，则称为下降沿触发。由于边沿触发方式解决了电平触发带来的空翻与振荡现象，因此，边沿触发的触发器抗干扰能力强，工作可靠。

边沿触发的触发器有两种类型：维持阻塞型触发器和边沿型触发器。4.3.2主从型触发器

图4-3-2

1.电路组成

主从JK触发器由两个同步RS触发器串接而成，其逻辑图如图4－3－3所示。主从JK触发器有两个输入端J和K，有一个时钟信号输入端CP。需说明一点，J与1S是与关系，K与1R也是与关系。左边一级为主触发器，右边一级为从触器。图4－3－3

2.工作原理

当时钟脉冲来到之后，即CP＝1时，主触发器的输入端打开，故主触发器随J、K输入端状态而翻转。由于这时非门的输出为“0”，从触发器关闭，因此主触发器的状态只能暂存起来，而不能影响从触发器，从触发器仍保持原态。当CP从“1”下跳变为“0”时，主触发器被关闭，主触发器状态保持不变。由于这时非门的输出为“1”，使从触发器与主触发器取得一致的状态。由上述分析可知，主从JK触发器在CP＝1时，可把输入信号暂时存储在主触发器中，为从触发器的翻转做好准备；当脉冲下降沿到来时，即CP＝0时，存储的信号起作用，使从触发器翻转。接受信号和输出信号是分两步进行的，这是主从结构触发器的特点。这种触发器输出状态的翻转在时钟信号CP由“1”向“0”转化时才发生，具有在时钟脉冲下降沿翻转（即后沿翻转）的特征。由于采用了主从工作方式，使触发器在同一时钟信号作用期间，输出状态只翻转一次，避免了空翻。主从JK触发器的逻辑功能和电平触发方式JK触发器的逻辑功能完全相同，因此，其真值表、状态表、状态图、特征方程也和电平触发方式的JK触发器一致。

主从JK触发器的逻辑符号如图4－3－4所示。在逻辑符号图中，输出端处画了一个直角符号“┐”，意为输出延迟，即时钟脉冲上升沿接收输入信号，下降沿时输出状态翻转。主从型触发器的输出端都画有“┐”。

图4－3－5是74LS138集成单JK触发器的外引线排列图。它采用14脚，7脚为接地端，14脚接正电源。74LS138有三个J、K输入端，J＝J１J2J3，K＝K1K2K3，有两个CP端并联使用。图4－3－4图4－3－5

例4－3－1图4－3－6所示波形为主从JK触发器输入端的状态波形，试画出Q端输出的状态波形。设初态Q＝0。图4－3-6

解根据主从