【MOOC】数字逻辑设计及应用-电子科技大学 中国大学慕课MOOC答案

【MOOC】数字逻辑设计及应用-电子科技大学中国大学慕课MOOC答案随堂测试题1、【多选题】本课程的先进性主要体现在哪些方面？本题答案：【元器件#方法】数字系统的优越性1、【多选题】数字系统的优越性主要表现在：本题答案：【结果再现性#精度更高#易于设计#可编程性】随堂测验1、【单选题】FPGA的含义是什么？本题答案：【现场可编程门阵列】最基本的组合电路器件1、【单选题】通常定义的中规模集成电路包含门的个数是：本题答案：【20-200】2、【多选题】最基本的组合电路器件有：本题答案：【与门#或门#非门】3、【多选题】最基本的时序电路器件有：本题答案：【锁存器#触发器】随堂测验1、【单选题】完成下面的数制转换：（9E.7A）16=（?）2本题答案：【10011110.01111010】2、【单选题】完成下面的数制转换：（36.5C）16=（?）8本题答案：【66.27】3、【单选题】完成下面的数制转换：（2851）10=（?）16本题答案：【B23】随堂测验1、【单选题】十进制数（+25）的8位符号-数值码、二进制反码、二进制补码分别是：本题答案：【00011001，00011001，00011001】2、【单选题】十进制数（-42）的8位符号-数值码、二进制反码、二进制补码分别是：本题答案：【10101010，11010101，11010110】随堂测验1、【多选题】下面8位二进制补码数相加时发生溢出的是：本题答案：【11001100+10101010#01011101+00110001】随堂测验1、【单选题】（1001011000100011.10000111）8421BCD码对应的2421BCD码是：本题答案：【1111110000100011.11101101】2、【单选题】十进制数（2743.85）10转换成的余3码是：本题答案：【0101101001110110.10111000】随堂测验1、【单选题】二进制数：（10010111）2转换成格雷码为：（？）Gray本题答案：【11011100】第1、2章单元测验1、【单选题】十进制数120对应的二进制数是：本题答案：【1111000】2、【单选题】十进制数16.68对应的十六进制数是：本题答案：【10.AE】3、【单选题】十进制数38.75对应的8421BCD码是：本题答案：【00111000.01110101】4、【单选题】十进制数+45对应的二进制补码是：本题答案：【00101101】5、【单选题】十进制数-47对应的二进制补码是：本题答案：【11010001】6、【单选题】十进制数178.5对应的余3码是：本题答案：【010010101011.1000】7、【单选题】十进制数22.37对应的二进制数是：本题答案：【10110.0101111】8、【单选题】二进制数100110.11对应的十六进制数是：本题答案：【26.C】9、【单选题】二进制数01000010对应的格雷码是：本题答案：【01100011】10、【单选题】二进制数101111.0111对应的八进制数是：本题答案：【57.34】11、【多选题】两个二进制数的补码相加，有溢出的是：本题答案：【01000011+01001000#10101111+11001111】12、【多选题】与模拟电路相比，数字系统的优越性主要体现在：本题答案：【稳定可靠#精度更高#易于设计】13、【多选题】构成数字电路最基本的器件主要有：本题答案：【门电路#触发器】14、【多选题】数字设计的层次主要有：本题答案：【IC制造过程级#晶体管级#门电路结构级#逻辑设计级】15、【多选题】二进制加法运算包含的输入、输出变量有：本题答案：【进位输入:Cin#进位输出Cout#本位和:S】3.1随堂测试1、【多选题】数字信号的主要特点是本题答案：【只有有限个取值状态#只在离散时刻变化】2、【多选题】数字系统的特点是本题答案：【一定可以由逻辑系统构成#一个输入状态可能对应多个输出状态#多个输入状态可能对应相同的输出状态】3、【多选题】下列真值表中，表达基本逻辑运算的有本题答案：【#】4、【多选题】下列逻辑符号中，哪些为基本逻辑单元本题答案：【#】5、【多选题】下列哪些单元为基本逻辑单元本题答案：【INV#AND2】3.2随堂测验1、【单选题】电路结构如下图所示，该电路实现的逻辑单元为本题答案：【BUFFER】2、【单选题】电路结构如下图所示，该电路实现的逻辑单元为本题答案：【NOR2】3、【多选题】一个CMOS器件由4个MOS器件构成，它可能是本题答案：【NAND2#BUFFER】4、【多选题】下列关于开关电路的说法，哪些是正确的本题答案：【开关电路完全由受输入状态控制的开关构成#输出通过开关连接电源和接地，获取高电平或低电平#不能将开关电路中所有开关都接通】5、【多选题】下列关于CMOS电路的说法，哪些是正确的本题答案：【NMOS开关只用于输出获取低电平的连接#MOS开关良好导通时，G与S的状态一定相反】3.3随堂测验1、【单选题】下图电路实现的逻辑运算是本题答案：【y=(a.(b+c))’】2、【单选题】下图电路实现的逻辑运算是本题答案：【y=(a+b).(c+d)】3、【单选题】下图电路实现的逻辑运算是本题答案：【y=(a.b+c)’】4、【多选题】下列说法中哪些是正确的？本题答案：【在CMOS结构中，当2个输入控制的NMOS器件构成串联时，这2个变量控制的PMOS器件一定是并联#在CMOS基本结构中，每个输入一定控制2个MOS器件】5、【多选题】采用CMOS结构实现下列逻辑运算时，哪些需要使用8个MOS晶体管本题答案：【y=a+b+c#y=a‘+b】3.4随堂测验1、【单选题】当电源为5V时，若CMOS反相器的输入电压为3V，输出电压的可能值为本题答案：【1V】2、【单选题】若CMOS单元的设计指标为：输入高电平最小值2.8V输入低电平最大值2.3V输出高电平最小值3.9V输出低电平最大值0.7V则高电平噪声容限为本题答案：【1.1V】3、【单选题】若CMOS单元的设计指标为：输入高电平最小值2.8V输入低电平最大值2.3V输出高电平最小值3.9V输出低电平最大值0.7V则低电平噪声容限为本题答案：【1.6V】4、【单选题】设电压单位为V，电流单位为mA，电阻单位为欧姆。当使用5V电源时，若CMOS反相器输出高电平容限为2V，输出低电平容限为2.2V，NMOS导通电阻为100，PMOS导通电阻为150，则高电平驱动能力为本题答案：【13.3】5、【单选题】设电压单位为V，电流单位为mA，电阻单位为欧姆。采用5V电源时，若CMOS反相器输出高电平容限为2V，输出低电平容限为2.2V，高电平驱动能力为8mA，低电平驱动能力为10mA，则NMOS导通电阻为本题答案：【220】3.5随堂测验1、【多选题】下列说法中，哪些是正确的本题答案：【集成电路需要晶体管连接形成功能单元后再进行封装#集成电路的对等性设计要求各逻辑单元的高电平驱动能力与低电平驱动能力相同】2、【多选题】下列说法中，哪些是错误的本题答案：【对CMOS结构的NAND3，若每个MOS器件的导通电阻完全相同，当高电平容限与低电平容限相同时，高电平驱动能力与低电平驱动能力相同#对CMOS结构的NAND3，若每个MOS器件的导通电阻完全相同，当高电平容限与低电平容限相同时，低电平驱动能力是高电平驱动能力的3倍#对CMOS结构的NOR3，若每个MOS器件的导通电阻完全相同，当高电平容限与低电平容限相同时，高电平驱动能力是低电平驱动能力的3倍】3、【多选题】提高数字电路的集成度可以带来哪些效果本题答案：【可能导致电路抗干扰性提高#可能导致数字系统的运算速度提高】4、【多选题】采用集成块在印制板上进行连线设计通常属于本题答案：【SSI设计#MSI设计】5、【多选题】集成电路的对等性设计要求本题答案：【高电平输出电阻与低电平输出电阻相同#输出高电平容限与输出低电平容限相同#高电平驱动能力与低电平驱动能力相同】3.6随堂测验1、【单选题】最小INV使用最小晶体管的数量约为标准门的本题答案：【三分之一】2、【多选题】所谓最大集成设计是指本题答案：【使系统的集成面积最小#使芯片单位面积内能容纳更多的器件】3、【多选题】最小晶体管模型中的“最小”是指本题答案：【面积最小#驱动能力最小】4、【多选题】CMOS数字集成电路的标准门是指本题答案：【NAND2#NOR2】5、【填空题】片内设计时使用下图所示的CMOS结构，需要使用（）个最小晶体管本题答案：【12】3.7随堂测验1、【单选题】假设最小晶体管栅极导致的时间延迟为1，下列电路中从a到y的信号传递延迟为本题答案：【13】2、【多选题】关于数字电路中的信号传递延迟，下列哪些说法是正确的本题答案：【信号传递延迟主要由路径上的电容影响#信号传递过程需要为相应路径上电容进行充放电，需要花费时间】3、【多选题】信号传递路径上某个节点导致的时间延迟主要与下列因素有关本题答案：【该节点连接的输入电容数量#该节点所获得的驱动能力】4、【多选题】关于CMOS数字集成电路中逻辑单元的功耗，下列说法哪些是正确的本题答案：【主要为动态功耗#与发生状态变化的电容总量正比#与单位时间内的状态变化次数正比】5、【多选题】只考虑栅极电容时，若设最小晶体管电容为基本单位，则有本题答案：【最小反相器的输入电容为2#最小NAND的输入电容为3】3.8随堂测验1、【单选题】若COMS反相器电压转移特性如图所示，对于采用该反相器构建的缓冲器，当缓冲器输入电压波动范围为3--5V时，缓冲器输出电压的波动范围是本题答案：【4.9—5V】2、【多选题】集成块输入端设置缓冲的主要作用为本题答案：【可以降低器件的输入电容#可以减弱片外噪声对内部电路的影响】3、【多选题】集成块输入缓冲设计主要分为简单缓冲和施密特缓冲两种形式，它们各具有的特点为本题答案：【简单缓冲输入端不允许悬置#施密特缓冲能够形成电压滞回特性#施密特缓冲输入电阻较小】4、【填空题】施密特缓冲可以由简单缓冲添加电阻反馈构成。设电源为5V，简单缓冲的转换电平VT为2.5V，当反馈系数A=5时，上升转换电平VT+应为（）V本题答案：【3】5、【填空题】施密特缓冲可以由简单缓冲添加电阻反馈构成。设电源为5V，简单缓冲的转换电平VT为2.5V，若要求电压滞回区间VT+-VT-为2V,则反馈系数应为（）本题答案：【2.5】3.9随堂测验1、【单选题】若集成块内部为驱动单元提供的驱动能力为1X，最小反相器（1X）延迟时间为2，对于下图所示的输出缓冲设计(图中反相器上面标注了相应的驱动能力)，该输出单元的延迟时间（从a到y）最接近于本题答案：【2000】2、【单选题】若集成块内部为驱动单元提供的驱动能力为1X，最小反相器（1X）延迟时间为2，对于下图所示的输出缓冲设计(图中反相器上面标注了相应的驱动能力)，该输出单元的延迟时间（从a到y）最接近于本题答案：【40】3、【单选题】若集成块内部为驱动单元提供的驱动能力为1X，对于下图所示的输出缓冲设计(图中反相器上面标注了相应的驱动能力)，该输出单元的延迟时间（从a到y）相当于多少个内部标准门级联的延迟时间本题答案：【16】4、【多选题】下列哪些说法是正确的本题答案：【数字集成块输出需要的驱动能力远大于内部单元的驱动能力#数字集成块输出直接输出的器件一定是大驱动反相器#数字集成电路中，大驱动器件只有反相器】5、【多选题】下列说法中哪些是正确的本题答案：【数字集成块输出单元的逻辑面积至少为内部标准门面积的数百倍以上#在大驱动输出单元设计时，通常采用逐渐增加缓冲驱动设计以缩短延迟时间】3.10随堂测验1、【多选题】下列说法中，哪些是正确的本题答案：【当集成块输入模拟信号时，主要应该选择具有抗干扰设计的集成块#当集成块输入数字信号时，主要应该选择输入电流低的集成块】2、【多选题】下列说法中，哪些是正确的本题答案：【当集成块接收临近单元的信号时，通常采用具有简单缓冲输入的器件#当集成块接收较远距离单元的信号时，通常采用具有施密特缓冲输入的器件】3、【多选题】下列说法中，哪些是正确的本题答案：【当集成块输出驱动CMOS数字电路时，应该选用小功率集成器件#当集成块输出驱动无源模拟电路时，应该选用较大功率集成器件#当集成块输出驱动发光显示电路时，应该选用较大功率集成器件】4、【多选题】下列说法中，哪些是错误的本题答案：【当集成块输出驱动无源模拟电路时，该电路等效电阻不能高于某个最大值#当集成块输出驱动无源模拟电路时，主要考虑低电平输出的匹配设计】5、【多选题】当集成块输出驱动有源模拟电路时，为保障能够提供正常输出电流，该电路等效电压源本题答案：【不能高于于集成块高电平输出最小值#不能低于集成块低电平输出最大值】第3章单元测试1、【单选题】使用片内基本单元实现逻辑函数y=a+b.c'需要使用多少个最小晶体管本题答案：【18】2、【单选题】若假设最小晶体管栅极电容导致的时间延迟为1，使用片内基本单元实现逻辑函数y=a+b.c'时，当信号从c到y的传递延迟时间为本题答案：【8】3、【单选题】下图逻辑单元实现的功能为本题答案：【y=(a.(b+c))’】4、【单选题】下图逻辑单元实现的功能为本题答案：【y=(a+b).(c+d)】5、【单选题】在5V电源条件下，若电平容限为0.5V，考虑对等性设计指标，采用开路门设计的反相器使用的最小晶体管数量为采用CMOS结构设计的多少倍本题答案：【5】6、【单选题】电路结构如图所示，该电路是本题答案：【BUFFER】7、【单选题】电路结构如图所示，该电路是本题答案：【NOR2】8、【单选题】下图逻辑单元实现的功能为本题答案：【y=(a.b.c)’】9、【单选题】下图逻辑单元实现的功能为本题答案：【y=(a.b+c)’】10、【单选题】下图逻辑单元实现的功能为本题答案：【y=a.(b+c)】11、【单选题】下图逻辑单元实现的功能为本题答案：【y=((a+b).(c+d))’】12、【单选题】下图逻辑单元实现的功能为本题答案：【y=(a.c+b.d)’】13、【单选题】当电源为5V时，若CMOS反相器的输入电压为2V，输出电压的可能值为本题答案：【4V】14、【单选题】当电源为5V时，若CMOS反相器的输入电压为3V，输出电压的可能值为本题答案：【1V】15、【单选题】当电源为5V时，若CMOS缓冲器的输入电压为2V，输出电压的可能值为本题答案：【1V】16、【单选题】当电源为5V时，若CMOS缓冲器的输入电压为3V，输出电压的可能值为本题答案：【4V】17、【单选题】若CMOS单元的设计指标为：输入高电平最小值2.8V输入低电平最大值2.3V输出高电平最小值3.9V输出低电平最大值0.7V则高电平噪声容限为本题答案：【1.1V】18、【单选题】若CMOS单元的设计指标为：输入高电平最小值2.8V输入低电平最大值2.3V输出高电平最小值3.9V输出低电平最大值0.7V则低电平噪声容限为本题答案：【1.6V】19、【单选题】设电压单位为V，电流单位为mA，电阻单位为欧姆。若CMOS反相器输出高电平容限为2V，输出低电平容限为2.2V，NMOS导通电阻为100，PMOS导通电阻为150，则高电平驱动能力为本题答案：【13.3】20、【单选题】设电压单位为V，电流单位为mA，电阻单位为欧姆。若CMOS反相器输出高电平容限为2V，输出低电平容限为2.2V，NMOS导通电阻为100，PMOS导通电阻为150，则低电平驱动能力为本题答案：【22】21、【单选题】设电压单位为V，电流单位为mA，电阻单位为欧姆。若CMOS反相器输出高电平容限为2V，输出低电平容限为2.2V，高电平驱动能力为8mA，低电平驱动能力为10mA，则NMOS导通电阻为本题答案：【220】22、【单选题】设电压单位为V，电流单位为mA，电阻单位为欧姆。若CMOS反相器输出高电平容限为2V，输出低电平容限为2.2V，高电平驱动能力为8mA，低电平驱动能力为10mA，则PMOS导通电阻为本题答案：【250】23、【单选题】对简单逻辑单元的集成通常称为本题答案：【SSI】24、【单选题】对常用功能运算单元的集成通常称为本题答案：【MSI】25、【单选题】片上复杂系统SOC的设计通常属于本题答案：【VLSI】26、【单选题】采用FPGA进行复杂数字系统的可编程设计通常属于本题答案：【VLSI】27、【单选题】在片内CMOS单元中，从输出到电源的某条支路上存在3个MOS器件，需要使用多少个最小晶体管本题答案：【9】28、【单选题】在片内CMOS单元中，从输出到地的某条支路上存在4个MOS器件，需要使用多少个最小晶体管本题答案：【16】29、【单选题】INV的成本约为标准门的本题答案：【三分之一】30、【单选题】若集成块内部为驱动单元提供的驱动能力为1X，最小反相器（1X）延迟时间为2，对于下图所示的输出缓冲设计(图中反相器上面标注了相应的驱动能力)，该输出单元的延迟时间（从a到y）最接近于本题答案：【2000】31、【单选题】若集成块内部为驱动单元提供的驱动能力为1X，最小反相器（1X）延迟时间为2，对于下图所示的输出缓冲设计(图中反相器上面标注了相应的驱动能力)，该输出单元的延迟时间（从a到y）最接近于本题答案：【100】32、【单选题】若集成块内部为驱动单元提供的驱动能力为1X，最小反相器（1X）延迟时间为2，对于下图所示的输出缓冲设计(图中反相器上面标注了相应的驱动能力)，该输出单元的延迟时间（从a到y）最接近于本题答案：【50】33、【单选题】若集成块内部为驱动单元提供的驱动能力为1X，最小反相器（1X）延迟时间为2，对于下图所示的输出缓冲设计(图中反相器上面标注了相应的驱动能力)，该输出单元的延迟时间（从a到y）最接近于本题答案：【50】34、【单选题】若集成块内部为驱动单元提供的驱动能力为1X，对于下图所示的输出缓冲设计(图中反相器上面标注了相应的驱动能力)，该输出单元的延迟时间（从a到y）接近于多少个内部标准门级联的延迟时间本题答案：【700】35、【单选题】若集成块内部为驱动单元提供的驱动能力为1X，对于下图所示的输出缓冲设计(图中反相器上面标注了相应的驱动能力)，该输出单元的延迟时间（从a到y）相当于多少个内部标准门级联的延迟时间本题答案：【40】36、【单选题】若集成块内部为驱动单元提供的驱动能力为1X，对于下图所示的输出缓冲设计(图中反相器上面标注了相应的驱动能力)，该输出单元的延迟时间（从a到y）相当于多少个内部标准门级联的延迟时间本题答案：【15】37、【单选题】若集成块内部为驱动单元提供的驱动能力为1X，对于下图所示的输出缓冲设计(图中反相器上面标注了相应的驱动能力)，该输出单元的延迟时间（从a到y）相当于多少个内部标准门级联的延迟时间A15B60C240D800本题答案：【15】38、【多选题】对于CMOS结构的NAND2器件，下列说法哪些是正确的本题答案：【该器件有2个输入端#该器件使用2个PMOS#该器件中NMOS器件为串联】39、【多选题】下列器件中，哪些属于CMOS片内基本单元本题答案：【INV#NOR2】40、【多选题】关于标准门，下列说法中哪些是正确的本题答案：【标准门只包含NAND2和NOR2#反相器成本相当于1/3标准门#标准门需要使用6个最小晶体管】41、【多选题】关于集成块的输出单元，下列说法中正确的是本题答案：【输出单元一定是大驱动反相器#输出单元的驱动能力通常为内部驱动能力的上千倍以上#中小规模集成块的时间延迟主要取决于输出单元设计】42、【多选题】下列输入输出关系中，哪些表达了基本逻辑单元本题答案：【#】43、【多选题】一个CMOS器件由4个MOS器件构成，它可能是本题答案：【NAND2#BUFFER】44、【多选题】一个CMOS器件由6个MOS器件构成，它可能是本题答案：【NAND3#AND2】45、【多选题】CMOS反相器电压转移特性如图所示本题答案：【输入高电平最小值为3.2V#输出低电平容限为0--0.3V#输入低电平容限为0--1.8V#正确#正确】46、【多选题】关于CMOS数字集成电路中的功耗，下列说法哪些是正确的本题答案：【主要为动态功耗#与发生状态变化的电容总量正比#与单位时间内的状态变化次数正比】47、【多选题】设最小晶体管栅极电容导致的延迟时间为1，下列单元器件的延迟时间正确的是本题答案：【INV延迟时间为2#标准门延迟时间为3】48、【多选题】下列说法中哪些是正确的本题答案：【当集成块输出驱动CMOS数字电路时，应该选用小功率集成器件#当集成块输出驱动有源模拟电路时，应该选用较大功率集成器件】49、【判断题】在CMOS结构中，当2个输入控制的NMOS器件构成串联时，这2个变量控制的PMOS器件一定是并联；本题答案：【正确】50、【判断题】在CMOS结构中，当2个输入控制的PMOS器件构成串联时，这2个变量进行与运算；本题答案：【错误】51、【判断题】CMOS结构形成的NAND4中，所有PMOS器件都形成并联本题答案：【正确】52、【判断题】CMOS结构形成的NOR3中，所有PMOS器件都形成并联本题答案：【错误】53、【判断题】开路门结构单元输出在未接上拉电阻时，只能输出低电平状态；本题答案：【错误】54、【判断题】连接有上拉电阻的开路门单元的可能输出状态为高阻态、低电平状态和高电平状态。本题答案：【错误】55、【判断题】2个独立的开路门单元输出相互连接时，表现为对输出进行与运算本题答案：【正确】56、【判断题】2个独立的CMOS单元的输出不能进行相互连接本题答案：【正确】57、【判断题】当电源为5V时，高于2.5V的电压为高电平本题答案：【错误】58、【判断题】当电源为5V时，低于2.5V的电压为低电平本题答案：【错误】59、【判断题】当电源为5V时，高于3.5V的电压为高电平本题答案：【错误】60、【判断题】当电源为5V时，低于1.5V的电压为低电平本题答案：【错误】61、【判断题】CMOS单元的输入高电平容限一定大于输出高电平容限本题答案：【正确】62、【判断题】CMOS单元的输入低电平容限一定小于输出低电平容限本题答案：【错误】63、【判断题】CMOS单元的输入高电平最小值一定低于输出高电平最小值本题答案：【正确】64、【判断题】CMOS单元的输入低电平最大值一定低于输出低电平最小值本题答案：【错误】65、【判断题】对CMOS单元器件，当输入电压不变，输出端电流增加时，输出高电平下降本题答案：【正确】66、【判断题】对CMOS单元器件，当输入电压不变，输出端电流增加时，输出低电平下降本题答案：【错误】67、【判断题】当CMOS单元的输入电压在电平容限内波动时，输出电压的波动幅度一定小于输入电压的波动幅度本题答案：【正确】68、【判断题】当CMOS单元的输入电压偏离理想电平时，输出电压可能比输入电压更偏离理想值本题答案：【错误】69、【判断题】在同一芯片上制作大量晶体管就称为集成电路本题答案：【错误】70、【判断题】CMOS逻辑单元完全由晶体管在电路板上连接构成本题答案：【错误】71、【判断题】CMOS数字集成电路是全晶体管电路本题答案：【正确】72、【判断题】集成电路需要晶体管连接形成功能单元后再进行封装本题答案：【正确】73、【判断题】将大量单元封装在集成块中，可能导致电路可靠性下降本题答案：【错误】74、【判断题】将大量单元封装在集成块中，可能导致电路抗干扰性提高本题答案：【正确】75、【判断题】将大量单元封装在集成块中，导致数字系统的成本提高本题答案：【错误】76、【判断题】将大量单元封装在集成块中，导致数字系统的性能提高本题答案：【正确】77、【判断题】对CMOS结构的NAND3，若每个MOS器件的导通电阻完全相同，当高电平容限与低电平容限相同时，高电平驱动能力与低电平驱动能力相同本题答案：【错误】78、【判断题】对CMOS结构的NAND3，若每个MOS器件的导通电阻完全相同，当高电平容限与低电平容限相同时，高电平驱动能力是低电平驱动能力的3倍本题答案：【正确】79、【判断题】对CMOS结构的NAND3，若每个MOS器件的导通电阻完全相同，当高电平容限与低电平容限相同时，低电平驱动能力是高电平驱动能力的3倍本题答案：【错误】80、【判断题】对CMOS结构的NOR3，若每个MOS器件的导通电阻完全相同，当高电平容限与低电平容限相同时，高电平驱动能力是低电平驱动能力的3倍本题答案：【错误】81、【判断题】集成块的输入端通常需要采用缓冲设计本题答案：【正确】82、【判断题】集成块输入缓冲设计通常可以降低器件的输入电容本题答案：【正确】83、【判断题】集成块输入缓冲设计可以减少器件单元的时间延迟本题答案：【错误】84、【判断题】集成块输入缓冲设计一定可以提高器件的输入电阻本题答案：【错误】85、【判断题】集成块输入缓冲设计可以减弱片外噪声对内部电路的影响本题答案：【正确】86、【判断题】集成块输入缓冲设计可能延长状态变化的过渡时间本题答案：【错误】87、【判断题】集成块输入缓冲设计主要分为简单缓冲和施密特缓冲两种形式本题答案：【正确】88、【判断题】集成块输入简单缓冲输入电阻较小本题答案：【错误】89、【判断题】集成块输入简单缓冲输入端不允许悬置本题答案：【正确】90、【判断题】集成块输入施密特缓冲能够形成电压滞回特性本题答案：【正确】91、【判断题】集成块输入施密特缓冲输入电阻较小本题答案：【正确】92、【判断题】集成块输入施密特缓冲有助于消除输入噪声在输出端形成的波动本题答案：【正确】93、【判断题】集成块输出需要的驱动能力远大于内部单元的驱动能力本题答案：【正确】94、【判断题】集成块的输出单元通常为标准门单元本题答案：【错误】95、【判断题】集成块输出一定采用缓冲器输出，直接输出的器件一定是大驱动反相器本题答案：【正确】96、【判断题】数字集成电路中，大驱动器件只有反相器本题答案：【正确】97、【判断题】集成块输出单元的时间延迟可能为内部单元的数百倍本题答案：【错误】98、【判断题】集成块输出单元的逻辑面积至少为内部标准门面积的数百倍以上本题答案：【正确】99、【判断题】在大驱动输出单元设计时，通常采用逐渐增加缓冲驱动设计以缩短延迟时间本题答案：【正确】100、【判断题】集成块的成本和延迟时间主要取决于输出单元本题答案：【错误】101、【判断题】当集成块输入模拟信号时，主要应该选择具有抗干扰设计的集成块本题答案：【正确】102、【判断题】当集成块输入数字信号时，主要应该选择输入电流低的集成块本题答案：【正确】103、【判断题】当集成块输入数字信号时，主要应该选择输入电阻低的集成块本题答案：【错误】104、【判断题】当集成块接收临近单元的信号时，通常采用具有施密特缓冲输入的器件本题答案：【错误】105、【判断题】当集成块接收较远距离单元的信号时，通常采用简单缓冲输入的器件本题答案：【错误】106、【判断题】当集成块输出驱动CMOS数字电路时，应该选用小功率集成器件本题答案：【正确】107、【判断题】当集成块输出驱动有源模拟电路时，应该选用小功率集成器件本题答案：【错误】108、【判断题】当集成块输出驱动无源模拟电路时，应该选用较大功率集成器件本题答案：【正确】109、【判断题】当集成块输出驱动发光显示电路时，应该选用较大功率集成器件本题答案：【正确】110、【判断题】当集成块输出驱动无源模拟电路时，该电路等效电阻不能过低本题答案：【正确】111、【判断题】当集成块输出驱动无源模拟电路时，该电路等效电阻不能过高本题答案：【错误】112、【判断题】当集成块输出驱动无源模拟电路时，主要考虑低电平输出的匹配设计本题答案：【错误】113、【判断题】当集成块输出驱动无源模拟电路时，主要考虑高电平输出的匹配设计本题答案：【正确】114、【判断题】当集成块输出驱动有源模拟电路时，该电路等效电压源不能低于集成块高电平输出最小值本题答案：【错误】115、【填空题】片内设计时使用下图所示的CMOS结构，需要使用（）个最小晶体管本题答案：【12】116、【填空题】片内设计时使用下图所示的CMOS结构，需要使用（）个最小晶体管本题答案：【18】117、【填空题】假设最小晶体管栅极导致的时间延迟为1，下列电路中从a到y的信号传递延迟为（）本题答案：【13】118、【填空题】假设最小晶体管栅极导致的时间延迟为1，下列电路中从a到y的信号传递延迟为（）本题答案：【11】119、【填空题】在CMOS基本结构中，每个输入控制（）个MOS器件本题答案：【2】120、【填空题】在一个CMOS器件单元中，如果NMOS器件有3个，则PMOS器件有（）个本题答案：【3】121、【填空题】采用CMOS结构设计的3输入与非门NAND3中含有（）个MOS器件本题答案：【6】122、【填空题】采用开路门设计的3输入或非门NOR3中含有（）个MOS器件本题答案：【3】123、【填空题】采用CMOS结构实现逻辑运算y=a+b.c时，使用（）个MOS器件本题答案：【8】124、【填空题】采用CMOS结构实现逻辑运算y=a’+b.c时，使用（）个MOS器件本题答案：【10】125、【填空题】在5V电源时，对采用对等性设计的CMOS单元，若输出高电平最小值为4V，则输出低电平最大值为（）V本题答案：【1】126、【填空题】在5V电源时，对采用对等性设计的CMOS单元，若输入高电平最小值为2.8V，则输入低电平最大值为（）V本题答案：【2.2】127、【填空题】对CMOS结构的NAND4，若每个MOS器件的导通电阻完全相同，当高电平容限与低电平容限相同时，若高电平驱动能力是4mA，低电平驱动为（）mA本题答案：【1】128、【填空题】对CMOS结构的NOR3，若每个MOS器件的导通电阻完全相同，当高电平容限与低电平容限相同时，若高电平驱动能力是2mA，低电平驱动为（）mA本题答案：【6】129、【填空题】片内设计时使用下图所示的CMOS结构，需要使用（）个最小晶体管本题答案：【4】130、【填空题】片内设计时使用下图所示的CMOS结构，需要使用（）个最小晶体管本题答案：【6】131、【填空题】片内设计时使用下图所示的CMOS结构，需要使用（）个最小晶体管本题答案：【10】132、【填空题】片内设计时使用下图所示的CMOS结构，需要使用（）个最小晶体管本题答案：【12】133、【填空题】假设最小晶体管栅极导致的时间延迟为1，下列电路中从a到y的信号传递延迟为（）本题答案：【2】134、【填空题】假设最小晶体管栅极导致的时间延迟为1，下列电路中从a到y的信号传递延迟为（）本题答案：【4】135、【填空题】假设最小晶体管栅极导致的时间延迟为1，下列电路中从a到y的信号传递延迟为（）本题答案：【3】136、【填空题】假设最小晶体管栅极导致的时间延迟为1，下列电路中从a到y的信号传递延迟为（）本题答案：【3】137、【填空题】假设最小晶体管栅极导致的时间延迟为1，下列电路中从a到y的信号传递延迟为（）本题答案：【5】138、【填空题】假设最小晶体管栅极导致的时间延迟为1，下列电路中从a到y的信号传递延迟为（）本题答案：【5】139、【填空题】假设最小晶体管栅极导致的时间延迟为1，下列电路中从a到y的信号传递延迟为（）本题答案：【6】140、【填空题】假设最小晶体管栅极导致的时间延迟为1，下列电路中从a到y的信号传递延迟为（）本题答案：【6】141、【填空题】假设最小晶体管栅极导致的时间延迟为1，下列电路中从a到y的信号传递延迟为（）本题答案：【8】142、【填空题】假设最小晶体管栅极导致的时间延迟为1，下列电路中从a到y的信号传递延迟为（）本题答案：【10】143、【填空题】假设最小晶体管栅极导致的时间延迟为1，下列电路中从a到y的信号传递延迟为（）本题答案：【10】144、【填空题】假设最小晶体管栅极导致的时间延迟为1，下列电路中从a到y的信号传递延迟为（）本题答案：【12】145、【填空题】施密特缓冲可以由简单缓冲添加电阻反馈构成。设电源为5V，简单缓冲的转换电平VT为2.5V，当反馈系数A=5时，上升转换电平VT+应为（）V本题答案：【3】146、【填空题】施密特缓冲可以由简单缓冲添加电阻反馈构成。设电源为5V，简单缓冲的转换电平VT为2.5V，当反馈系数A=5时，下降转换电平VT-应为（）V本题答案：【2】147、【填空题】施密特缓冲可以由简单缓冲添加电阻反馈构成。设电源为5V，简单缓冲的转换电平VT为2.5V，若要求上升转换电平VT+为3.5V,则反馈系数应为（）本题答案：【2.5】148、【填空题】施密特缓冲可以由简单缓冲添加电阻反馈构成。设电源为5V，简单缓冲的转换电平VT为2.5V，若要求下降转换电平VT+为1.5V,则反馈系数应为（）本题答案：【2.5】149、【填空题】施密特缓冲可以由简单缓冲添加电阻反馈构成。设电源为5V，简单缓冲的转换电平VT为2.5V，若要求电压滞回区间VT+-VT-为1V,则反馈系数应为（）本题答案：【5】150、【填空题】施密特缓冲可以由简单缓冲添加电阻反馈构成。设电源为5V，简单缓冲的转换电平VT为2.5V，若要求电压滞回区间VT+-VT-为2V,则反馈系数应为（）本题答案：【2.5】4.1开关代数的公理和定理（随堂测验）1、【单选题】下列说法是正确的有（）A、逻辑函数的反函数表达就是将原函数中所有的变量变为反变量，其他形式不变得到的。B、逻辑函数的反函数表达就是将原函数中真值表中的所有0和1互换得到的。C、逻辑函数的反函数表达就是将原函数中真值表中的输出0和1互换得到的。D、逻辑函数的反函数表达就是将原函数中所有的变量变为反变量，同时与或符号互换，其他形式不变得到的。本题答案：【逻辑函数的反函数表达就是将原函数中真值表中的输出0和1互换得到的。】4-2随堂测验1、【单选题】同一个逻辑电路分别用正负逻辑定义其输入输出的表达式，得到的二个表达式之间的关系为（）A、相等B、对偶C、反演D、无关本题答案：【对偶】4.3逻辑函数的多种表达形式以及相互之间的关系（随堂测验）1、【填空题】?用最大项列表写出逻辑函数F=ΣA,B,C(1,2,4,6)的反函数和对偶函数。?F'=ΠA,B,C()，FD=ΠA,B,C()。本题答案：【（1，2，4，6），（1，3，5，6）】4.4逻辑函数的卡诺图化简方法-1（随堂测验）1、【单选题】1、函数F=X'YZ'+X'Y'Z+XZ，其正确的卡诺图为（）。本题答案：【A】4.5逻辑函数的卡诺图化简方法-2（随堂测验）1、【单选题】下图中有()个奇异“1”单元。本题答案：【6个】2、【填空题】化简下列五变量逻辑函数为最简与或式（）。F（A,B,C,D）=A'B'C'D'+A'B'C'D+A'B'CD+A'BC'D+A'BCD+AB'C'D'+AB'C'D+AB'CD'+AB'CD+ABC'D'+ABCD+ABC'D+ABC'DE本题答案：【C'+A'D+AB'】4-6逻辑函数的卡诺图化简方法-3（随堂测验）1、【单选题】用最小成本法化简下面的卡诺图，结果为（）A、A2A1'A0+A3A1A0+A3A1'A0'+A2A1A0'B、A3A2A1'A0+A3'A2A1A0'+A3A1'A0'+A3A2'A1A0C、A2A1'A0+A3'A2A1A0+A3A1'A0'+A2A1A0'D、A3A2A1'A0+A3A2+A3A1'A0'+A2A1A0'本题答案：【A、A2A1'A0+A3A1A0+A3A1'A0'+A2A1A0'】4.7定时冒险（教学测验）1、【多选题】检验下列电路是否存在静态冒险?A、在输入端A可能存在B、在输入端B可能存在C、输入端C可能存在D、不存在本题答案：【A、在输入端A可能存在#C、输入端C可能存在】第四章组合逻辑设计原理(单元作业)第四章组合逻辑设计原理(单元测验)1、【单选题】利用开关代数的公理或定理，判断与(x+y')'等价的逻辑关系为（）本题答案：【x‘y】2、【单选题】已知函数F（A,B,C,D）=(AB')'+(C'D+B'C)',则其最简表达式为（）。本题答案：【A'+B+C'D'】3、【单选题】已知有二输入逻辑门，只有当输X和Y都为1时，输出F才为1，则X，Y与F的逻辑关系为（）。本题答案：【与】4、【单选题】下列表达式中存在静态1冒险的有（）。A、（A'+AB+B'D）B、（A'+B)(B'+C'）C、（C+B+B'C）D、（A'+B'）(A'+C)本题答案：【A'+AB+B'D】5、【多选题】逻辑函数本题答案：【对偶#互为正负逻辑】随堂测试1、【单选题】XilinxFPGA采用的技术和工艺是本题答案：【基于查找表技术，SRAM工艺】2、【多选题】以下哪些项目适合用FPGA来实现本题答案：【高速数据采集#视频信号硬件解码】随堂测验1、【单选题】哪一个是无效的信号名本题答案：【ERROR'】2、【单选题】（）是表示输出信号跟随输入信号的变化而变化的延迟时间，而电平是从低电平变到高电平。本题答案：【tpLH】二进制译码器随堂测试1、【单选题】二进制译码器74HC138，如果使能有效，且CBA=110，那么输出Y7_LY6_LY5_LY4_L...Y0_L的值是（）？本题答案：【10111111】2、【单选题】使用74HC138和与一个与非门肯定能实现（）变量逻辑函数本题答案：【3】3、【单选题】二进制译码器，如果输入端数量为n,那么输出端数量应该为（）本题答案：【2的n次方】4、【判断题】使用74HC138和与一个与非门能实现逻辑函数本题答案：【正确】BDC译码器和七段显示译码器随堂测试1、【单选题】BCD码译码器，当输入为0101的时候，输出端应为本题答案：【y5有效，管脚输出为11011111】2、【单选题】共阳极七段显示译码器若输入为2，那么译码输出应为本题答案：【0010010】3、【多选题】使用无关项和不使用无关项设计BCD码译码器，以下说法正确的是本题答案：【使用无关项设计的目的是简化电路，但是不能减少门电路的数量#使用无关项设计的目的是简化电路，可以减少门电路的输入数量10根#不使用无关项设计的时候，当输入为10-15时，输出都应该是无效的】测试1、【单选题】当三态缓冲器使能无效的时候，输出是（）态本题答案：【高阻】测试1、【单选题】本题答案：【】2、【填空题】使用74HC151，将能够实现最大（）变量的逻辑函数（请填写阿拉伯数字）本题答案：【4】测试1、【判断题】如果串行通信采用偶校验，即通信中传输的是偶码，如果发送的数值是8位，校验位为1位。当接收端收到111100001，那么说明通信有故障。本题答案：【正确】2、【填空题】若串行通信采用偶校验，即通信中传输的是偶码，如果发送的数值是8位，校验位为1位。如果发送地数据时00110111，那么校验位应为（）（请填写阿拉伯数字）本题答案：【1】测试1、【单选题】1位数值比较器当输入A=0,B=1时??本题答案：【ALTB_L=0,AGTB_L=1AEQB_L=1】2、【单选题】74X85当输入ALTBIN=1AEQBIN=0AGTBIN=0A3A2A1A0=1000B3B2B1B0=0111时，输出为：本题答案：【ALTBOUT=0AEQBOUT=0AGTBOUT=1】3、【填空题】8个74X85级联可以实现（）位二进制数的比较本题答案：【32】4、【填空题】两个74X85级联，如果第1片的输出连接到第二片的输入，及第一片的ALTBOUT连第2片的ALTBIN，依次类推。那么被比较的数值的高位应该连接在第（）片74X85本题答案：【2】测试1、【多选题】以下论述正确的有本题答案：【串行加法器电路简单，容易实现，但是延时时间长#先行进位加法器通过提前获得进位值，不需要等待低位的结果即可进行本位的计算#如果现行进位加法器是4位，要进行8位的运算，可以将2个现行进位加法器级联】测试1、【单选题】优先编码器74X148当使能/EI=1时，输出为本题答案：【所有输出都是1】2、【单选题】优先编码器74X148当使能/EI=0时，如果有有效的输入请求，那么本题答案：【/EO无效，/GS有效】3、【单选题】非优先级编码器的设计是Y0=I1+I3+I5+I7Y1=I2+I3+I6+I7Y2=I4+I5+I6+I7当只有一个输入有效的时候，编码器输出是正确的；但是，如果I3和I5同时有效的时候，编码的结果是？本题答案：【111】第6章单元测验1、【单选题】以下不正确的名号名称是本题答案：【ready'】2、【单选题】使用74HC138实现逻辑函数F=?(X,Y,Z)(2,4,5)，正确的是本题答案：【Y2,Y4,Y5连与门】3、【单选题】BCD码译码器如果不允许输入大于9的数值的时候，当输入10时，输出为？本题答案：【是一个数值，这个数值是固定的】4、【单选题】当共阴极7段数码管显示2的时候，输出应该为本题答案：【1101101】5、【单选题】如图，此电路的输入端I0_L是低电平有效，输出A2A1A0是高电平有效，AVALID高电平有效，当AVALID有效表示的是？本题答案：【有有效的输入，I7_L到I0_L不全部为1】6、【单选题】本题答案：【G_L是门控制信号，当G_L有效时候，当DIR有效时,A1到B1单向导通#G_L是门控制信号，当G_L=1的时候，无论DIR为何值，B1和A1断开】7、【单选题】本题答案：【降低输入电流】8、【多选题】F=?本题答案：【F=∑xyz（0，3，6，7）#F=?xyz（1，2，4，5）】9、【多选题】如图所示电路论述正确的是本题答案：【实现了P=B3⊕B2⊕B1⊕B0⊕1，校验电路是否输入偶数个1，当输入偶数个1时输出P=1#实现了P=B3⊕B2⊕B1⊕B0⊕1，产生了奇校验位，如果连同P一起发送B2B2B1B0P,发送了奇数个1】10、【多选题】如图电路实现的逻辑函数是本题答案：【F=∑（W,X,Y,Z）(0,1,3,7,9,13,14)#F=Π（W,X,Y,Z）(2,4,5,6,8,10,11,12,15)】11、【判断题】使用74HC138和一个门器件可以实现逻辑函数F=?(w,X,Y,Z)(4,12,13,14,15)本题答案：【正确】12、【填空题】本题答案：【001】13、【填空题】本题答案：【IDLE】14、【填空题】典型的三态器件，进入高阻态比离开高阻态()本题答案：【快】15、【填空题】本题答案：【数据选择器##%_YZPRLFH_%##多路复用器】随堂测验1、【判断题】时序逻辑电路的输出取决于当前输入和过去状态。本题答案：【正确】2、【判断题】时序逻辑电路中必然存在反馈回路。本题答案：【正确】随堂测验1、【单选题】双稳态器件没有输入，只要一接上电源，它就（）。本题答案：【随机进入0态或1态，并永久地保持这一状态】2、【判断题】双稳态器件有两个状态变量。本题答案：【错误】随堂测验1、【单选题】SR锁存器的特征方程和约束条件是（）。本题答案：【特征方程为：Q*=S+R’·Q，约束条件为：S·R=0】2、【单选题】SR锁存器的输入为（）可以成为双稳态电路本题答案：【S=R=0】3、【多选题】下面哪些情况，SR锁存器有可能进入亚稳态。本题答案：【S=1，R=1，然后S=R=0#S端或R端输入信号的脉冲宽度过小】随堂测验1、【判断题】D锁存器解决了SR锁存器输入端不能同时有效的约束条件，因此D锁存器不存在亚稳态特性。本题答案：【错误】2、【填空题】D锁存器的特征方程本题答案：【Q*=D(C=1)##%_YZPRLFH_%##Q*=CD+C'Q】随堂测验1、【判断题】D触发器的输出Q，在时钟低电平期间维持原态，在时钟高电平期间，随着输入D变化。本题答案：【错误】2、【判断题】对于时钟上升沿触发的D触发器，如果输入端D在时钟上升沿到来的时刻发生变化，则触发器的输出状态无法预测。本题答案：【正确】随堂测验1、【单选题】关于同步清零和