【MOOC】EDA技术与Verilog-杭州电子科技大学 中国大学慕课MOOC答案

【MOOC】EDA技术与Verilog-杭州电子科技大学中国大学慕课MOOC答案单元测验-第1章1、【单选题】用逻辑门描述一个全加器，是属于那个设计层次：本题答案：【门级】2、【单选题】modulecnt32(inputclk,outputreg[31:0]q);always@(posedgeclk)q=q+1'b1;endmodule上述HDL程序是用什么语言写的？本题答案：【Verilog】3、【单选题】ModelSim是那种EDA工具：本题答案：【仿真器】4、【单选题】VerilogRTL代码经过综合后生成：本题答案：【门级网表】5、【单选题】EDA发展历程，下列中那个次序是对的？本题答案：【电子CAD→电子CAE→EDA】6、【单选题】“接近真实器件运行特性的仿真，仿真文件中己包含了器件硬件特性参数，因而，仿真精度高。”这句说的是那种仿真：本题答案：【时序仿真】7、【多选题】Verilog可以完全完成下列哪些设计层次的描述本题答案：【RTL级#门级】8、【多选题】下列哪些是可以借助计算机上的EDA软件来完成的：本题答案：【逻辑化简#综合#适配#自动布局布线#设计分割】9、【多选题】常见的HDL语言有：本题答案：【SystemVerilog#Verilog#VHDL】10、【多选题】下列设计流程次序说明中，那些是正确的：本题答案：【设计输入在综合前面#硬件测试在下载后面】11、【多选题】在FPGA设计流程中，下列哪些是常用EDA工具：本题答案：【设计输入器#仿真器#综合器#下载器（软件端）#适配器】12、【多选题】Quartus具有哪些类型EDA工具的功能：本题答案：【综合器#下载器#仿真器#适配器】13、【多选题】IP是EDA技术中不可或缺的一部分，下列哪些是常见处理器IP本题答案：【ARMCortex-M33#MIPS#NiosII#RISC-VRV32I】14、【多选题】SOPC包含：本题答案：【CPUCore#InterfacesPeripherals#Memory#Software】15、【判断题】Verilog可以描述门级网表本题答案：【正确】16、【判断题】EDA的中文含义是电子设计自动化本题答案：【正确】17、【判断题】EDA是英文ElectronicsDesignAutomation的缩写本题答案：【正确】18、【判断题】HDL是HardwareDescriptionLanguage的缩写本题答案：【正确】19、【判断题】Verilog可以描述门级网表本题答案：【正确】20、【判断题】Verilgo程序编写设计流程中的第一步：HDL文本输入本题答案：【正确】21、【判断题】整个综合过程就是将设计者在EDA平台上编辑输入的HDL文本、原理图或状态图形描述，依据给定的硬件结构组件和约束控制条件进行编译、优化、转换和综合，最终获得门级电路甚至更底层的电路描述网表文件。本题答案：【正确】22、【判断题】EDA工具不是一种软件，而是一个机械工具本题答案：【错误】23、【判断题】在EDA技术术语中，IP是InternetProtocol（网际互连协议）的缩写本题答案：【错误】24、【判断题】硬IP是HDL源码形式提供的，很容易进行设计修改。本题答案：【错误】25、【判断题】HDL语言已经成熟，近十年来，没有出现新的HDL语言本题答案：【错误】26、【判断题】C语言综合已经渐渐成为可能，已经出现可以使用的C综合工具本题答案：【正确】27、【判断题】Verilog综合的最后输出是x86的二进制机器吗指令序列本题答案：【错误】28、【判断题】Verilog语法类似于C语言本题答案：【正确】29、【判断题】支持RISC-V处理器RV32I指令集的CPUVerilog源代码可以认为是IP本题答案：【正确】30、【判断题】SOC是SYSTEMONACHIP的缩写本题答案：【正确】单元测验-第2章1、【单选题】以下哪个可编程器件是基于与阵列可编程或阵列不可编程的原理：本题答案：【PAL】2、【单选题】下列对FPGA结构与工作原理的描述错误的是：本题答案：【FPGA全称为复杂可编程逻辑门器件。】3、【单选题】以下关于CPLD的描述正确的是：本题答案：【可编程逻辑器件】4、【单选题】下列关于FPGA可编程原理的说法，那个是正确的_____。本题答案：【基于LUT结构】5、【多选题】MAX3000A主要包括了哪几个主要部分？本题答案：【逻辑阵列块#宏单元#扩展乘积项#可编程连接阵列#I/O控制块】6、【多选题】下面哪些器件属于复杂PLD：本题答案：【FPGA#CPLD】7、【多选题】从结构上看，PLD器件能够分为以下几类结构：本题答案：【基于查找表结构#基于乘积项逻辑可编程】8、【多选题】以下可编程器件原理基于与或阵列的有：本题答案：【PLA#PROM#GAL】9、【多选题】以下关于FPGA的描述正确的是：本题答案：【可编程逻辑器件#掉电程序会丢失#需要使用配置芯片#基于查找表】10、【多选题】在JTAG边界扫描测试，以下关于边界扫描I/O引脚功能的描述正确的是：本题答案：【TDI测试数据输入#TDO测试数据输出#TCK测试时钟输入】11、【多选题】JTAG接口有哪些功能：本题答案：【软硬件测试#编程下载#在线逻辑分析】12、【多选题】FPGA配置方式包括：本题答案：【JTAG#PS#AS】13、【判断题】目前大多数CPLD采用了Flash工艺。本题答案：【正确】14、【判断题】JTAG是IEEE定义的边界扫描测试规范。本题答案：【正确】15、【判断题】基于SRAM的FPGA具有掉电易失性，对该类器件的编程一般称为配置。本题答案：【正确】16、【判断题】简单PLD器件都是基于与或阵列。本题答案：【正确】17、【判断题】CPLD编程和FPGA配置可以使用专用的编程设备，也可以使用下载电缆。本题答案：【正确】18、【填空题】PLD的中文全称是什么？本题答案：【可编程逻辑器件】19、【填空题】什么是OLMC？本题答案：【输出逻辑宏单元】20、【填空题】CPLD的中文全称是什么？本题答案：【复杂可编程逻辑器件】21、【填空题】FPGA的中文全称是什么？本题答案：【现场可编程门阵列】作业-第3章单元测验-第3章1、【单选题】任一可综合的最基本的模块都必须以什么关键词为开头：本题答案：【module】2、【单选题】下列哪个数字最大：本题答案：【1001】3、【单选题】Y=a;是：本题答案：【非阻塞式赋值】4、【单选题】moduleEXAPL(R);parameterS=4;output[2*S:1]R;integerA;reg[2*S:1]R;always@(A)beginR=A;endendmoduleR经过A赋值后是多少位的：本题答案：【8】5、【单选题】outputsigned[7:0]y;inputsigned[7:0]a;assigny=(a2);若a=10101011，则输出y等于：本题答案：【11101010】6、【单选题】下面哪一个不是标识符：本题答案：【关键词】7、【单选题】下列哪一个是正确的：本题答案：【(3’bx10===4’b0x10)=0】8、【单选题】A=4’b1011,B=4’b1000，则下列正确的是：本题答案：【(AB)=1】9、【单选题】若底层的模块语句和参数表述为moduleSUB#(parameterS1=5,parameterS2=8,parameterS3=1)(A,B,C);在上层的例化语句中的表述为SUB#(.S1(7),.S2(3),.S3(9))U1(.A(AP),.B(BP),.C(CP));则例化后，S2给定的值为：本题答案：【3】10、【多选题】下面那些是Verilog的关键字本题答案：【input#module】11、【多选题】下列哪些是Verilog中的循环语句关键词：本题答案：【for#while#repeat】12、【判断题】位置关联法，关联表述的信号位置可以不固定：本题答案：【错误】13、【判断题】对于BCD码加法器的设计，如果低位BCD码的和大于等于9，则使和加上6，且有进位：本题答案：【正确】14、【判断题】assign引导的连续赋值语句属于并行赋值语句吗本题答案：【正确】15、【判断题】在过程语句always@引导的顺序语句中,被赋值信号不一定是reg型变量本题答案：【错误】16、【判断题】下列两项的值是一样的：4'd94'b1001本题答案：【正确】作业-第4章单元测验-第4章1、【单选题】时钟上升沿敏感的关键词是：本题答案：【posedge】2、【单选题】含清0控制的锁存器moduleLATCH2(CLK,D,Q,RST);outputQ;inputCLK,D,RST;assignQ=(!RST)?____:(CLK?D:Q);endmodule空格处应该填入：本题答案：【0】3、【单选题】下列哪一个表述是正确：本题答案：【always@(posedgeCLKornegedgeRST)】4、【单选题】moduleCNT4(CLK,Q);output[3:0]Q;inputCLK;reg[3:0]Q;always@(posedge____)Q=Q+1;endmodule本题答案：【CLK】5、【单选题】moduleSHFT1(CLK,LOAD,DIN,QB);outputQB;inputCLK,LOAD;input[7:0]DIN;reg[7:0]REG8;always@(posedgeCLK)if(LOAD)REG8=DIN;else____=REG8[7:1];assignQB=REG8[0];endmodule空格处应该填入：本题答案：【REG8[6:0]】6、【单选题】含同步复位控制的D触发器moduleDFF2(inputCLK,inputD,inputRST,outputregQ);always@(posedgeCLK)Q=____?0:D;endmodule空格处应该填入：本题答案：【RST】7、【单选题】含清0控制的锁存器moduleLATCH3(CLK,D,Q,RST);outputQ;inputCLK,D,RST;____Q;always@(DorCLKorRST)if(!RST)Q=0;elseif(CLK)Q=D;endmodule空格处应该填入：本题答案：【reg】8、【单选题】moduleCNT4(CLK,Q);output[3:0]Q;inputCLK;reg____Q1;always@(posedgeCLK)Q1=Q1+1;assignQ=Q1;endmodule空格处应该填入：本题答案：【[3:0]】9、【单选题】moduleFDIV0(inputCLK,RST,input[3:0]D,outputPM,output[3:0]DOUT);reg[3:0]Q1;regFULL;wireLD;always@(posedgeCLKornegedgeRST)if(!RST)beginQ1=0;FULL=0;endelseif(LD)beginQ1=D;FULL=1;endelsebeginQ1=Q1+1;FULL=0;endassignLD=(Q1==4'b1111);assignPM=FULL;assignDOUT=Q1;endmodule该模块实现的功能是：本题答案：【同步加载计数器】10、【多选题】下列哪些是正确的：本题答案：【如果将某信号定义为边沿敏感时钟信号，则必须在敏感信号列表中给出对应的表述#若将某信号定义为对应于时钟的电平敏感的异步控制信号，在always过程结构中必须明示信号的逻辑行为#若将某信号定义为对应于时钟的同步控制信号，则绝不可以以任何形式出现在敏感信号表中】11、【多选题】moduleSHFT1(CLK,LOAD,DIN,QB);outputQB;inputCLK,LOAD;input[7:0]DIN;reg[7:0]REG8;always@(posedgeCLK)if(LOAD)REG8=DIN;elseREG8[6:0]=REG8[7:1];assignQB=REG8[0];endmodule该程序实现的功能为：本题答案：【右移移位寄存器#含同步并行预置功能】12、【多选题】moduleSHIF4(DIN,CLK,RST,DOUT);inputCLK,DIN,RST;outputDOUT;reg[3:0]SHFT;always@(posedgeCLKorposedgeRST)if(RST)SHFT=4'B0;elsebeginSHFT=(SHFT1);SHFT[3]=DIN;endassignDOUT=SHFT[0];endmodule该程序实现的功能是：本题答案：【右移移位寄存器#异步清零】13、【判断题】异步复位是指复位信号依赖于时钟信号本题答案：【错误】14、【判断题】同步复位是指复位信号独立于时钟信号本题答案：【错误】15、【判断题】对于锁存器，当时钟CLK为高电平时，输出Q才随D输入的数据而改变；而当CLK为低电平时将保存其在高电平时锁入的数据。本题答案：【正确】16、【判断题】拥有单一主控时钟的时序电路属于异步时序电路本题答案：【错误】17、【判断题】对于实用加法计数器，同步加载信号LOAD独立于时钟本题答案：【错误】18、【判断题】Vn是向左移动n位本题答案：【错误】19、【判断题】对于同步加载计数器，加载信号LD依赖于时钟信号。本题答案：【正确】20、【判断题】对于含清零控制的锁存器，异步清零信号依赖于时钟信号。本题答案：【错误】21、【判断题】在always过程语句中，若定义某变量为异步低电平敏感信号，则在if条件语句中应该对敏感信号表中的信号有匹配的表述本题答案：【正确】22、【填空题】modulefdiv1(CLK,PM,D,DOUT,RST);inputCLK,RST;____[3:0]D;outputPM;output[3:0]DOUT;____[3:0]Q1;regFULL;wireLD;always@(posedgeCLKor____LDornegedgeRST)if(!RST)beginQ1=0;FULL=0;endelseif(LD)beginQ1=D;FULL=1;endelsebeginQ1=Q1+1;FULL=0;endassign____=(Q1==4'b0000);assignPM=FULL;assignDOUT=Q1;endmodule空格处应该填入：A.LDB.posedgeC.inputD.reg（答案中以空格分隔比如DCAB）本题答案：【CDBA】单元测验-第5章1、【单选题】编译时出现了以下错误提示：Error(10170):VerilogHDLsyntaxerroratdec4_16x.v(5)neartext3;expectinganidentifier代码中的第5行为“outputreg[15:0]3yn”这里代码的错误可能是什么？本题答案：【标识符定义不合规范】2、【单选题】编辑矢量波形文件进行仿真时，需要编辑的是本题答案：【所有输入信号】3、【单选题】从代码always@（posedgeCLKornegedgeRST）可以看出：本题答案：【RST是异步信号，低电平有效】4、【单选题】编译时出现了以下错误提示：Error(10170):VerilogHDLsyntaxerroratdec4_16x.v(5)neartext3;expectinganidentifier代码中的第5行为“outputreg[15:0]3yn”这里代码的错误可能是什么？本题答案：【标识符定义不合规范】5、【单选题】若欲将仿真信号的数据显示格式设置为16进制，应选择属性为：本题答案：【Hexadecimal】6、【单选题】错误提示：Error(12007):Top-leveldesignentityCNT4bisundefined可能是以下哪种错误；本题答案：【顶层实体模块未定义】7、【单选题】下列代码含义为（），“inputclk/*synthesischip_pin=“G21””本题答案：【将时钟信号的引脚锁定到G21】8、【单选题】下列代码含义为（），（*synthesis，keep*）wirei；本题答案：【规定变量i为测试端口，需要保留】9、【多选题】在使用LPM定制ROM时调用的数据文件的格式有：本题答案：【mif#Hex】10、【多选题】QuartusII支持哪些设计输入方式：本题答案：【文本文件#原理图文件#状态机文件】11、【多选题】引脚锁定可以用下列哪些方法实现本题答案：【利用引脚属性定义，在verilog代码中直接表述实现引脚锁定。#在quartusII中打开pinplaner直接锁定#通过tcl脚本#通过导入引脚锁定文件】12、【多选题】下列属于全程编译的处理操作是：本题答案：【输入文件的排错#数据网表文件的提取#逻辑综合和适配】13、【多选题】按照仿真的电路描述级别的不同，HDL仿真器可以完成：本题答案：【门级仿真#行为级仿真#RTL级仿真#系统级仿真】14、【多选题】下列属于FPGA的编程下载文件的有本题答案：【.sof文件#.jic文件】15、【多选题】确定采样深度，需要考虑的有本题答案：【待测信号的采样要求#总的信号数量#存储器资源】16、【多选题】在使用LPM定制ROM时调用的数据文件的格式有：本题答案：【mif#Hex】17、【多选题】下列那种技术是基于JTAG技术构建的（）本题答案：【SignalTapII#In-SystemSourceandProbe#FPGA在线配置技术#In-SystemMemoryContentEditor】18、【判断题】一个工程中可以包括多个设计文件。本题答案：【正确】19、【判断题】一个工程中只能有一个顶层文件，顶层文件不可更改本题答案：【错误】20、【判断题】仿真的主要目的是要了解设计结果是否满足原设计的要求。本题答案：【正确】21、【判断题】电路设计完成后，为了实现硬件下载，需要完成下列步骤：①安装下载器驱动②引脚锁定③编译④编程下载本题答案：【正确】22、【判断题】引脚锁定与具体的目标芯片型号无关。本题答案：【错误】23、【判断题】为了使FPGA的下载文件掉电之后不丢失，可以将编程文件烧到FPGA的配置芯片里保存。FPGA器件每次上电时，作为控制器从配置器件EPCS主动发出读取数据信号，从而把EPCS的数据读入FPGA中，实现对FPGA的编程。本题答案：【正确】24、【判断题】采用SignalTapII进行电路分析的时候，采样深度越大越好本题答案：【错误】25、【判断题】待测信号中的每一个信号的采样深度都是一样的。本题答案：【正确】26、【判断题】原理图输入和文本输入不能混合在一起使用。本题答案：【错误】27、【判断题】如果想在仿真中了解模块内部的某个信号的变化，可以对该信号定义keep属性。本题答案：【正确】作业-实验1报告单元测验-实验11、【单选题】下列代码实现的功能为：t=a~^k;本题答案：【t=a同或B】2、【单选题】根据以下代码，当c=0时，x的值将等于（），if(c)x=k;elsex=1'bz;本题答案：【高阻】作业-第6章单元测验-第6章1、【单选题】always@(A,B)beginM1=A;M2=BM1;Q=M1|M2;end当A和B同时从0变为1后，M1,M2与Q分别为多少：本题答案：【1,0,0】2、【单选题】beginY1=#5A^B;Y2=#4A|B;Y3=#8AB;end以上语句共耗时多少个时间单位：本题答案：【8】3、【单选题】moduleandd(A,B,Q);outputQ;inputA,B;regQ;always@(A,B)if(A==0)if(B==0)Q=0;elseQ=1;endmodule其中，elseQ=1;与哪句语句对应：本题答案：【if(B==0)Q=0;】4、【单选题】moduleandd(A,B,Q);outputQ;inputA,B;regQ;always@(A,B)if(A==0)beginif(B==0)Q=0;endelseQ=1;endmodule其中，elseQ=1;与哪句语句对应：本题答案：【if(A==0)】5、【判断题】对于阻塞式赋值，执行过程分为（1）计算出“驱动表达式”的值；（2）向目标变量进行赋值操作；（3）完成赋值，这三个步骤不是一步完成的。本题答案：【错误】6、【判断题】Y1=A^D;Y2=#6AE|C;这两句语句的执行过程是，在第一条语句“Y1=A^D;”被执行后，要延时6个时间单位才能执行第二条语句。本题答案：【错误】7、【判断题】不完整的条件语句的描述，是Verilog描述时序电路的途径之一。本题答案：【正确】8、【判断题】Verilog默认，else与最近的没有else的if相关联。本题答案：【正确】9、【判断题】moduletriBUS4(IN3,IN2,IN1,IN0,ENA,DOUT);input[3:0]IN3,IN2,IN1,IN0;input[1:0]ENA;output[3:0]DOUT;reg[3:0]DOUT;always@(ENA,IN0)if(ENA==2'b00)DOUT=IN0;elseDOUT=4'hz;always@(ENA,IN1)if(ENA==2'b01)DOUT=IN1;elseDOUT=4'hz;always@(ENA,IN2)if(ENA==2'b10)DOUT=IN2;elseDOUT=4'hz;always@(ENA,IN3)if(ENA==2'b11)DOUT=IN3;elseDOUT=4'hz;endmodule该模块实现的是双向端口电路：本题答案：【错误】10、【判断题】高阻态Z可以在电路模块中被信号所传递。本题答案：【错误】11、【判断题】双向端口在完成输入功能时，可以不使原来呈输出模式的端口呈高阻态。本题答案：【错误】12、【填空题】moduleBI4B(CTRL,DIN,Q,DOUT);inputCTRL;input[3:0]DIN;____[3:0]Q;output[3:0]DOUT;reg[3:0]DOUT,Q;always@(Q,DIN,CTRL)if(!____)beginDOUT=Q;Q=4'HZ;endelsebegin____=DIN;DOUT=____;endendmodule空格处应该填入：A.CTRLB.4'HZC.QD.inout（答案以空格区分，如ABCD）本题答案：【DACB】作业-实验2报告单元测验-实验21、【单选题】将256个正弦信号数据写入rom模块后，应设计一个几位的二进制计数器，来实现存储器的寻址？本题答案：【8】单元测验-第7章1、【单选题】rega,b,c;a=0;b=1;c=0;$write(Thevalueofbis:%b,b);$display(Thevalueofais:%b,a);$write(Thevalueofcis:%b,c);该程序块的输出结果是____。本题答案：【Thevalueofbis:1Thevalueofais:0Thevalueofcis:0】2、【单选题】assign#(5,3,7)w_or=|bus;如果该表达式右侧结果为0，则延迟为____。本题答案：【3】3、【单选题】moduleinitial_fork_join();regclk,reset,enable,data;initialfork#1clk=0;#10reset=0;#5enable=0;#3data=0;joinendmodule以上程序执行完成共需要____个时间单位。本题答案：【10】4、【多选题】以下哪些属于HDL系统设计描述层次：本题答案：【系统级#行为级#RLT级#门级】5、【多选题】以下属于VerilogTestBench主要功能的是：本题答案：【例化待验证的模块实体。#通过Verilog程序的行为描述，为待测模块实体提供激励信号。#收集待测模块实体的输出结果，必要时将该结果与预置的所期望的理想结果进行比较，并给出报告。#根据比较结果自动判断模块的内部功能结构是否正确。】6、【多选题】ModelSim可以帮助QuartusII完成哪些层次的HDL仿真：本题答案：【系统级或行为级仿真#RTL级仿真#综合后门级仿真#适配后门级仿真】7、【多选题】以下用于显示类的系统函数包括：本题答案：【$display#$write#$strobe#$monitor】8、【多选题】基于initial语句产生普通时钟信号，parameterclk_period=10;regclk;initialbeginclk=0;________________;endH、(clk_period)clk=~clk本题答案：【always#(clk_period/2)clk=~clk#forever#(clk_period/2)clk=~clk】9、【判断题】考虑电路时延特性的Verilog仿真属于功能仿真。本题答案：【错误】10、【判断题】经过编译生成仿真数据库的Verilog仿真器属于编译后执行方式。本题答案：【错误】11、【判断题】VerilogTestBench可以使用不可综合的Verilog语句进行描述本题答案：【正确】12、【判断题】ModelSim使用编译后的HDL库进行仿真，因此属于编译型仿真器。本题答案：【正确】13、【判断题】#150$finish(2);该语句表示经过150个时间单位延迟后终止仿真，并输出2。本题答案：【正确】14、【判断题】$display(\\\t%%\n\\1);该语句的输出结果是：\%1本题答案：【正确】15、【判断题】#10in=1;表示10个时间单位后将in赋值为1。本题答案：【正确】16、【判断题】#10r=1'b1;和r=#101'b1;两语句延迟效果相同。本题答案：【正确】17、【判断题】assign#(1,3)b=~a;如果该语句右侧结果为未知（x）或高阻态（z），则延迟为3。本题答案：【错误】18、【判断题】仿真激励信号的产生，可以通过Verilog编写或仿真器波形设置命令实现。本题答案：【正确】19、【判断题】forcea00,101;该语句表示在10时刻强制信号a为1。本题答案：【错误】作业-实验3报告单元测验-实验31、【单选题】根据以下仿真波形的结果，判断电路的逻辑功能可能为本题答案：【移位寄存器】2、【单选题】VGA的行同步信号HSync可以采用什么方法生成？本题答案：【计数器】3、【多选题】设计一个VGA控制器，在VGA屏幕上显示一个学校的Logo图标，那么这个图标的显示数据可以放在那种元件中本题答案：【LPM_ROM#双端口RAM】4、【判断题】可以使用相同的VGA显示控制电路驱动显示不同分辨率和刷新率的图像。本题答案：【错误】5、【判断题】如果需要生成的VGA分辨率是800x600@60Hz，那么行计数器是从0计数到799本题答案：【错误】单元测验-第8章1、【单选题】下列编码方式为一位热编码的是：本题答案：【0001—0010—0100—1000】2、【单选题】下列Moore型状态机采用Verilog语言说明部分正确的是：本题答案：【parameter[2:0]s0=0,s1=1,s2=2,s3=3,s4=4;reg[2:0]current_state,next_state;】3、【单选题】在Verilog中定义了宏名?`define?sum?a+b+c?下面宏名引用正确的是（??）本题答案：【out=`sum+d】4、【单选题】定义状态机当前状态为state,次态为next_state;输入a,输出b,则下列为Mealy状态机的写法是：本题答案：【always@（posedgeclk）case(state)0:if（a==0）next_state=1;elsenext_state=x;1:next_state=x;】5、【单选题】下列编码方式中采用顺序编码的是本题答案：【0000—0001—0010—0011】6、【单选题】下列Moore型状态机采用Verilog语言主控时序部分正确的是：本题答案：【always@(posedgeclkornegedgereset)beginif(!reset)current_state=s0;elsecurrent_state=next_state;end】7、【多选题】以下哪些内容是有限状态机的性能优势：本题答案：【高效的顺序控制模型#容易利用现成的EDA工具进行优化#性能高速、稳定#高可靠性能】8、【多选题】关于AD0809时序电平描述正确的是（）本题答案：【START为转换启动控制信号，高电平有效#ALE为模拟信号输入选通端口地址锁存信号，上升沿有效#START有效以后，状态信号EOC变为低电平#转换结束后，EOC转为高电平】9、【多选题】状态机编码的方式包括：本题答案：【直接输出型编码#用宏定义语句定义状态编码#顺序编码#一位热码编码】10、【多选题】AD0809状态机程序中COM组合过程主要实现的两个功能是：本题答案：【状态译码功能#采样控制功能】11、【多选题】安全状态机的设计方式包括：本题答案：【状态导引法#状态编码监测法#借助EDA工具生成安全状态机】12、【多选题】下列状态机运行过程中的说明，那些是正确的：本题答案：【状态机可以仿同步完成多条运算和控制操作#状态机的状态数通常是有限的#状态机能够构成性能良好的同步时序逻辑模块】13、【多选题】下列关于状态机的主要结构组成说明正确的是：本题答案：【状态机说明部分,包含状态机转换变量的定义和所有可能的状态说明#主控时序过程，主要是负责状态机运转和在时钟驱动下负责状态转换的过程#主控组合过程，根据外部输入信号确定对外输出或对内部其他组合和时许过程输出进行控制#辅助过程，用于配合状态机工作的过程】14、【多选题】下列序列检测器实现检测序列为“11101000”，其verilog程序描述正确的是（）。本题答案：【说明部分程序modulesequ_detect(//检测序列11101000inputclk,inputreset_n,inputdata_in,outputcheck_flag);localparams0=0,s1=1,s2=2,s3=3,s4=4,s5=5,s6=6,s7=7,s8=8;reg[3:0]c_st,next_st;#主控时序过程程序always@(posedgeclk,negedgereset_n)if(!reset_n)c_st=0;elsec_st=next_st;#主控组合过程程序always@*case(c_st)s0:if(data_in==1)next_st=s1;elsenext_st=s0;s1:if(data_in==1)next_st=s2;elsenext_st=s0;s2:if(data_in==1)next_st=s3;elsenext_st=s0;s3:if(data_in==0)next_st=s4;elsenext_st=s3;s4:if(data_in==1)next_st=s5;elsenext_st=s0;s5:if(data_in==0)next_st=s6;elsenext_st=s2;s6:if(data_in==0)next_st=s7;elsenext_st=s1;s7:if(data_in==0)next_st=s8;elsenext_st=s1;s8:if(data_in==0)next_st=s0;elsenext_st=s1;default:next_st=s0;endcase#辅助过程程序assigncheck_flag=(c_st==s8);endmodule】15、【判断题】AD0809采样结束后通过LOCK向锁存器LATCH发出锁存信号，将输出8位信号锁存起来。本题答案：【正确】16、【判断题】下面程序是否能够实现Mealy型状态机输出功能？always@(PSTorDIN2)begin:COMcase(PST)ST0:if(DIN2==1b`1)Q=5`H10;elseQ=5`H0A...本题答案：【正确】17、【判断题】`definesA+B+C+DassignBB=E+AABB值为E+A+B+C+D本题答案：【正确】18、【判断题】CPU和状态机都是按照时钟节拍以顺序时钟方式工作的，CPU按照指令周期，以逐条执行指令的方式运行，状态机变换只有一个周期。本题答案：【正确】19、【判断题】Moore型状态机输出是在输入发生变化后立即发生的。本题答案：【错误】20、【判断题】ADC0809状态转换信号EOC为低电平表示进入转换状态，为高电平表示转换结束本题答案：【正确】21、【判断题】序列检测器工作过程中，要求检测器记住前一次的正确码及正确序列，直到连续检测中所收到的每一位码与预置数的对应码相同。本题答案：【正确】22、【判断题】Mealy状态机是时序逻辑输出取决于当前状态和输入信号，此时，其输出表达式为输出信号=G(当前状态，输入信号)。本题答案：【正确】23、【判断题】一位热编码是用n位寄存器来实现具有n个状态的状态机，状态机中的每个状态都是由其中一个触发器的状态来表示，即处于该状态时，对应的触发器为1，其余的触发器为0。本题答案：【正确】24、【判断题】状态机设计过程中，无论使用枚举数据类型还是指定状态编码的程序中，不可避免的出现大量剩余状态，对于这些剩余状态不需要处理。本题答案：【错误】25、【判断题】状态机从信号输出方式上分包括有Moore型状态机和Mealy型状态机。本题答案：【正确】26、【判断题】Moore型状态机的输出是当前状态和所有输入信号的函数，不依赖时钟同步。本题答案：【错误】27、【判断题】Moore型状态机和Mealy型状态机两者之间不能进行功能转换。本题答案：【错误】28、【判断题】有限状态机设计中，只需要满足功能特性和速度等基本指标，不需要考虑安全性和稳定性。本题答案：【错误】29、【判断题】下面这段程序是否能够实现安全编码：Parameters0=0,s1=1,s2=2,s3=3,s4=4,s5=5,s6=6,s7=7;...s5:next_state=s0;S6:next_state=s0;S7:next_state=s0;default:beginnext_state=s0;本题答案：【正确】30、【判断题】状态机主控时序过程是指负责状态机运转和在时钟驱动下负责状态机转换的过程。本题答案：【正确】31、【判断题】下列关于5状态的状态机说明部分的程序是否正确parameter[2:0]s0=0,s1=1,s2=2,s3=3,s4=4;reg[2:0]current_state,next_state;本题答案：【正确】32、【判断题】Moore型状态机的输出是当前状态和所有输入信号的函数，不依赖时钟同步。本题答案：【错误】33、【判断题】Moore型状态机输出仅为当前状态的函数，输入发生变化需要等待时钟的到来，时钟使状态发生变化时才导致输出的变化。本题答案：【正确】34、【判断题】AD0809一个完整的采样周期中，状态机最先启动的是CLK为敏感信号的时序过程，接着是组合过程，最后被启动的是锁存过程。本题答案：【正确】35、【判断题】下面关于序列检测器的功能描述是否正确序列检测器用于检测一组或多组由二进制码组成的脉冲序列信号，当序列检测器连续收到一组二进制码后，如果该组码与检测器预先设置码相同，则输出1。本题答案：【正确】36、【判断题】序列检测器检测过程中正确码的收到必须是连续的，要求序列检测器必须记住前一次的正确码及正确序列。本题答案：【正确】37、【判断题】序列检测器只能是通过Moore型状态机实现功能。本题答案：【错误】38、【判断题】Mealy型状态机的组合过程结构中的输出信号是当前状态和当前输入的函数。本题答案：【正确】39、【判断题】`define定义全局符号全量，可在不同的模块中通用，定义语句放在module模块语句外；parameter定义常量在模块语句中，具有局部变量特征。本题答案：【正确】40、【判断题】针对一位热码编码方式的特点，正常状态只能有一个触发器的状态为1，可以在状态机设计程序中加入对状态编码中1的个数是否大于1的监测判断逻辑。本题答案：【正确】41、【填空题】从时序上看Moore型状态机属于____状态机。本题答案：【同步】作业-实验4报告单元测验-实验41、【单选题】根据以下代码，判断rst_n信号：always@(posedgeclk)beginif(!rst_n)q=a;本题答案：【同步，低电平有效】2、【单选题】下列关于状态机说法错误的是：本题答案：【在Verilog代码中，求次态和输出，必须用case语句。】3、【多选题】实验中序列检测器的时序过程（带posedge的always过程）完成本题答案：【在时钟的上升沿，把下一个状态赋值给当前状态#当有异步复位信号有效时，把当前状态赋值为状态0】4、【判断题】序列检测器除了用有限状态机方法外还可以用其他方法进行设计本题答案：【正确】5、【判断题】Moore有限状态机能够嵌套本题答案：【正确】单元测验-第9章1、【单选题】下列哪个优化方式不属于面积优化本题答案：【流水线优化】2、【单选题】下列哪种优化方式不属于速度优化本题答案：【资源共享】3、【单选题】有一个设计是2级流水线，经过优化后修改为4级流水线，那么该设计的速度最多可以提升为本题答案：【原来的2倍】4、【单选题】采用关键路径法，需要依赖什么EDA工具本题答案：【静态时序分析器】5、【判断题】使用逻辑优化，一定会降低速度本题答案：【错误】作业-实验5报告单元测试-实验51、【单选题】实验中接蜂鸣器的输出频率必须要什么范围内，才可能正确听到本题答案：【至少在20~20KHz，最好在能低于10KHz】2、【单选题】实验中音乐的乐谱是存在什么模块里面？本题答案：【ROM】3、【单选题】实验中音阶音调的生成是通过什么来实现的本题答案：【模可控计数器】4、【单选题】如果需要把一个新的乐曲放入实验设计中，那么应该更改那个模块中的内容本题答案：【ROM/RAM】5、【单选题】在verilogHDL语言中，整型数据和（）位的寄存器数据在实际意义上是相同的。本题答案：【32】6、【单选题】在VerilogHDL中，a=4b’1101,则a=（）本题答案：【1b’0】单元测试-第10章1、【单选题】RISCCPU设计中的寄存器组（寄存器整列）可以使用什么构建本题答案：【片内RAM】2、【多选题】FPGA与MCU可以采用哪些方式本题答案：【UART#FSMC#SPI】3、【多选题】对于C综合的说法，哪些是正确的本题答案：【把C/C++函数转化为RTL的HDL代码#把C/C++函数转化为在FPGA开发环境中可以使用的IP模块】4、【判断题】C综合属于HLS本题答案：【正确】EDA技术与Verilog课程（第3期）期末考试1、【单选题】下列哪一个不是Verilog的关键词：本题答案：【dout】2、【单选题】下列哪一个关键词将引导出用户自定义原语（UDP）逻辑功能的真值表。本题答案：【table_endtable】3、【单选题】下列哪个数字最小：本题答案：【4’b0110】4、【单选题】C=4’b1100，D=4’b1011，下列哪一个是正确的：本题答案：【CD=4’b1000】5、【单选题】A=4’b1101，B=4’b1011，定义S为S[7:0]，下列正确的是：本题答案：【S=A*B=8’b10001111】6、【单选题】下列哪个不是Verilog中的循环语句关键词：本题答案：【localparam】7、【单选题】含异步复位和时钟使能的D触发器moduleDFF2(CLK,D,Q,RST,EN);outputQ;inputCLK,D,RST,EN;regQ;always@(posedgeCLKornegedge____)beginif(!RST)Q=0;elseif(EN)Q=D;endendmodule空格处应该填入：本题答案：【RST】8、【单选题】基本锁存器moduleLATCH1(CLK,D,Q);outputQ;inputCLK,D;regQ;always@(Dor____)if(CLK)Q=D;endmodule空格处应该填入：本题答案：【CLK】9、【单选题】异步时序电路moduleAMOD(D,A,CLK,Q);outputQ;inputA,D,CLK;regQ,Q1;always@(posedgeCLK)Q1=~(A|Q);always@(posedge____)Q=D;endmodule空格处应该填入：本题答案：【Q1】10、【单选题】4位右移寄存器moduleSHIF4(DIN,CLK,RST,DOUT);inputCLK,DIN,RST;outputDOUT;reg[3:0]SHFT;always@(posedgeCLKorposedgeRST)if(RST)SHFT=4’B0;elsebeginSHFT=(____);SHFT[3]=DIN;endassignDOUT=SHFT[0];endmodule空格处应该填入：本题答案：【SHFT1】11、【单选题】同步加载计数器moduleFDIV0(inputCLK,RST,input[3:0]D,outputPM,output[3:0]DOUT);reg[3:0]Q1;regFULL;wireLD;always@(posedgeCLKornegedgeRST)if(!RST)beginQ1=0;FULL=0;endelseif(____)beginQ1=D;FULL=1;endelsebeginQ1=Q1+1;FULL=0;endassignLD=(Q1==4’b1111);assignPM=FULL;assignDOUT=Q1;endmodule空格处应该填入：本题答案：【LD】12、【单选题】编译时出现了以下错误提示：Error(10219):VerilogHDLContinuousAssignmenterroratdec4_16x.v(13):objectynonleft-handsideofassignmentmusthaveanettype而代码中的第13行为“assignyn=~y;”这里代码的错误可能是什么？本题答案：【变量类型定义错误】13、【单选题】若欲将仿真信号的数据显示格式设置为16进制，应选择属性为：本题答案：【Hexadecimal】14、【单选题】下列代码含义为（），“input[2:0]X/*synthesischip_pin=“AA4,AA5,Y2”*/;本题答案：【将矢量X的引脚锁定到AA4,AA5,Y2】15、【单选题】下列代码含义为（），（*synthesis，keep*）reg[3:0]X；本题答案：【规定矢量X为测试端口，需要保留】16、【单选题】下列哪种优化方式不是面积优化本题答案：【流水线设计】17、【单选题】下列哪种优化方式不是速度优化本题答案：【串行化】18、【单选题】下列对于流水线的说法那个是对的:本题答案：【从无流水线设计更改到2级流水线设计，速度最多提升一倍】19、【单选题】下列哪个时序参数可以表征系统速度本题答案：【Fmax】20、【单选题】在同步数字系统设计中，优化速度，其实是：本题答案：【提高系统时钟频率】21、【单选题】下列Moore型状态机采用Verilog语言说明部分正确的是：本题答案：【parameter[2:0]s0=0,s1=1,s2=2,s3=3,s4=4;reg[2:0]current_state,next_state;】22、【单选题】ADC0809采样结束后需要通过LOCK向锁存器LATCH发出锁存信号，以便将输出口的D[7：0]8位数据锁存起来，下列程序当中能够实现数据锁存功能的是（）本题答案：【always@（posedgeLOCK）if(LOCK)REGL=D;】23、【单选题】设计一个序列检测器8位的序列检测器，选择下列程序完成初始化部分：moduledetect(//检测序列inputclk,input,inputdata,outputsout,);s0=0,s1=1,s2=2,s3=3,s4=4,s5=5,s6=6,s7=7,s8=8;reg[3:0]c_st,next_st;always@(posedgeclk,negedgereset_n)if(!reset_n)c_st=0;else;....endmodule本题答案：【reset_n,paremeter,c_st=next_st】24、【单选题】下列程序为8位序列检测器组合过程，选择下列程序完成填空：case(c_st)s0:if(data_in==1)next_st=s1;elsenext_st=s0;s1:if(data_in==1)next_st=s2;elsenext_st=s0;s2:if(data_in==0)next_st=s3;elsenext_st=s0;s3:if(data_in==1)next_st=s4;elsenext_st=s0;s4:if(data_in==0)next_st=s5;elsenext_st=s0;s5:if(data_in==0)next_st=s6;elsenext_st=s0;s6:if(data_in==1)next_st=s7;elsenext_st=s0;s7:if(data_in==1)next_st=s8;elsenext_st=s0;s8:if(data_in==0)next_st=s3;elsenext_st=s0;default:;endcaseassignsout;本题答案：【next_st=s0,=(c_st==s8)】25、【单选题】定义状态机当前状态为state,次态为next_state;输入a,输出b,则下列为Mealy状态机的写法是：本题答案：【always@（posedgeclk）case(state)0:if（a==0）next_state=1;elsenext_state=x;1:next_state=x;】26、【单选题】依据Mealy型状态机设计过程，选择正确的程序填入空白处：moduleFSM_1(inputclk,inputrst_n,input[1:0]in1,input[1:0]in2,outputreg[1:0]out);parameterS0=4'b0001,S1=4'b0010,S2=4'b0100,S3=4'b1000,reg[3:0]state;always@(posedgeclkornegedgerst_n)beginif(!rst_n);elsecase(state)S0:beginif(in2==1);elseout=1;if(in1==1)state=S1;elsestate=S0;endS1:beginif(in2==1)out=0;elseout=1;if(in1==1)state=S1;elsestate=S0;end......default:begin:state=S0;out=0;endmodule本题答案：【state=S0；out=0;】27、【单选题】在Verilog中定义了宏名?`define?sum?a+b+c?下面宏名引用正确的是（??）本题答案：【out=`sum+d;?】28、【单选题】下列编码方式中采用顺序编码的是本题答案：【0000—0001—0010—0011】29、【单选题】VerilogTestBench为待测模块的所有输入信号定义产生激励信号的信号名和数据类型，要求其数据类型必须是____类型.本题答案：【Reg】30、【单选题】VerilogTestBench为待测模块的所有输出信号定义信号名和数据类型，要求其数据类型必须是____类型.本题答案：【Wire】31、【单选题】moduletest;reg[31:0]a;initialbegin#10a=50;$strobe(strobe:valueofa=%0d\n,a);$display(display:valueofa=%0d\n,a);a=30;endendmodule本题答案：【display:valueofa=50strobe:valueofa=30】32、【单选题】对于该语句assign#(4,3,6)out=~bus;如果右侧表达式的结果是x，则延迟为____。本题答案：【3】33、【单选题】以下程序产生的是占空比____的时钟信号？parameterHigh_time=5,Low_time=20;regclk;alwaysbeginclk=1;#High_time;clk=0;#Low_time;End本题答案：【20%】34、【单选题】下列对HLS的说法不正确的是：本题答案：【仅仅是一种用来做仿真的技术】35、【单选题】下列中关于C综合，那种说法是正确的本题答案：【完成从C代码到HDL转换】36、【单选题】EDA发展历程，下列中那个次序是对的？本题答案：【电子CAD→电子CAE→EDA】37、【单选题】modulecnt32(inputclk,outputreg[31:0]q);always@(posedgeclk)q=q+1'b1;endmodule上述HDL程序是用什么语言写的？本题答案：【Verilog】38、【单选题】VerilogRTL代码经过综合后生成：本题答案：【门级网表】39、【单选题】ModelSim是那种EDA工具：本题答案：【仿真器】40、【单选题】以下哪个可编程器件是基于与阵列可编程或阵列不可编程的原理：本题答案：【PAL】41、【单选题】以下关于CPLD的描述正确的是：本题答案：【可编程逻辑器件】42、【单选题】下列对FPGA结构与工作原理的描述错误的是：本题答案：【FPGA全称为复杂可编程逻辑门器件。】43、【单选题】下面哪一个不是标识符：本题答案：【关键词】44、【单选题】下列哪一个是正确的：本题答案：【(3’bx10===4’b0x10)=0】45、【单选题】A=4’b1011,B=4’b1000，则下列正确的是：本题答案：【(AB)=1】46、【单选题】outputsigned[7:0]y;inputsigned[7:0]a;assigny=(a2);若a=10101011，则输出y等于：本题答案：【11101010】47、【单选题】若底层的模块语句和参数表述为moduleSUB#(parameterS1=5,parameterS2=8,parameterS3=1)(A,B,C);在上层的例化语句中的表述为SUB#(.S1(7),.S2(3),.S3(9))U1(.A(AP),.B(BP),.C(CP));则例化后，S2给定的值为：本题答案：【3】48、【单选题】含同步复位控制的D触发器moduleDFF2(inputCLK,inputD,inputRST,outputregQ);always@(posedgeCLK)Q=____?0:D;endmodule空格处应该填入：本题答案：【RST】49、【单选题】含清0控制的锁存器moduleLATCH2(CLK,D,Q,RST);outputQ;inputCLK,D,RST;assignQ=(!RST)?____:(CLK?D:Q);endmodule空格处应该填入：本题答案：【0】50、【单选题】含清0控制的锁存器moduleLATCH3(CLK,D,Q,RST);outputQ;inputCLK,D,RST;____Q;always@(DorCLKorRST)if(!RST)Q=0;elseif(CLK)Q=D;endmodule空格处应该填入：本题答案：【reg】51、【单选题】下列哪一个表述是正确：本题答案：【always@(posedgeCLKornegedgeRST)】52、【单选题】moduleCNT4(CLK,Q);output[3:0]Q;inputCLK;reg[3:0]Q;always@(posedge____)Q=Q+1;endmodule本题答案：【CLK】53、【单选题】always@(A,B)beginM1=A;M2=BM1;Q=M1|M2;end当A和B同时从0变为1后，M1,M2与Q分别为多少：本题答案：【1,0,0】54、【单选题】beginY1=#5A^B;Y2=#4A|B;Y3=#8AB;end以上语句共耗时多少个时间单位：本题答案：【8】55、【单选题】moduleandd(A,B,Q);outputQ;inputA,B;regQ;always@(A,B)if(A==0)if(B==0)Q=0;elseQ=1;endmodule其中，elseQ=1;与哪句语句对应：本题答案：【if(B==0)Q=0;】56、【单选题】moduleandd(A,B,Q);outputQ;inputA,B;regQ;always@(A,B)if(A==0)beginif(B==0)Q=0;endelseQ=1;endmodule其中，elseQ=1;与哪句语句对应：本题答案：【if(A==0)】57、【单选题】下列代码描述的是什么电路？本题答案：【全加器】58、【单选题】4位BCD码（相当于16位二进制数）加法器，如果低位BCD码的和大于等于10，则使和加上多少且有进位？本题答案：【6】59、【单选题】以下程序描述了几个多路选择器？moduletest1(A,B,C,clk,rst,EN,dataout);inputclk,rst;inputA,B,C,EN;outputdataout;regdataout;always@(posedgeclk)if(!rst)dataout=1'b0;elseif(EN)dataout=~(AB);elsedataout=C;endmodule本题答案：【2】60、【单选题】当en等于低电平，下列语句将执行assigndout=en？a^b:a|b;本题答案：【a|b】61、【单选题】这段代码的错误是在第几行？本题答案：【1】62、【单选题】该程序描述的存储单元数为？本题答案：【128】63、【单选题】以下是哪个层级的描述？本题答案：【RTL级】64、【单选题】从算法表述转换到寄存器传输级的表述是指？本题答案：【行为综合】65、【单选题】LPM是指本题答案：【参数可设置模块库】66、【单选题】下列程序描述的q是几位的？modulecnt10(inputclk,outputreg[7:0]q);always@(posedgeclk)q=q+1;endmodule本题答案：【8】67、【单选题】从左图变换到右图是哪一方面的优化？本题答案：【资源优化】68、【单选题】程序1到程序2使用了什么优化方法？本题答案：【串行化】69、【单选题】从上图变换到下图是使用了什么优化方法？本题答案：【流水线优化】70、【单选题】以下优化方法完全属于速度优化的是：本题答案：【流水线设计、乒乓操作法、寄存器配平法】71、【单选题】阅读下列代码，说明这段代码的所描述电路的功能是什么moduletest(A,Y,Yn);input[3:0]A;outputreg[15:0]Y;output[15:0]Yn;regi=0;always@*if(i==A)Y[i]=1;elsebeginY[i]=0;i=i+1b'1;endassignYn=~Yendmodule本题答案：【译码器】72、【单选题】以下程序中产生的是占空比____的时钟信号？`defineHigh_time4`defineLow_time16;regclk;alwaysbeginclk=0;#High_time;clk=1;#Low_time;end本题答案：【80%】73、【单选题】阅读下列代码，说明这段代码的所描述电路的功能是什么modulefulladder(A,B,cin,sum,cout);input[3:0]A,B;inputcin;outputreg[3:0]sum;outputregcout;always@(A,B,cin)if(cin){cout,sum}=A+B+1'b1;else{cout,sum}=A+B;endmodule本题答案：【四位全加器】74、【单选题】阅读下列代码，说明这段代码的所描述电路的功能是什么本题答案：【数据选择器】75、【单选题】为了提高系统速度，下图采用什么优化方法。本题答案：【寄存器配平】76、【单选题】阅读下列代码，说明这段代码的所描述电路的功能是什么本题答案：【找出最大值】77、【单选题】VerilogHDL是由（）语言演化来的。本题答案：【C语言】78、【单选题】在VerilogHDL模块的I/O声明中，用来声明端口数据流动方向的关键字包括（）。本题答案：【以上均可】79、【单选题】用VerilogHDL的assign语句建模的方法一般称为（）。本题答案：【连续赋值】80、【单选题】在下列符号组中，（）不能作为VerilogHDL的标识符。本题答案：【74LS138】81、【单选题】在下列VerilogHDL的操作符中，优先级最高的是（）操作符。本题答案：【!】82、【单选题】以下程序产生的是占空比（）的时钟信号？`defineHigh_time4`defineLow_time16;regclk;alwaysbeginclk=0;#High_time;clk=1;#Low_time;end本题答案：【25%】83、【单选题】大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述错误的是（）。本题答案：【FPGA全称为复杂可编程逻辑门器件。】84、【单选题】状态机编码方式中，其中（）占用触发器较多，但其实现比较适合FPGA的应用本题答案：【一位热码编码】85、【单选题】FPGA的可编程是主要基于什么结构（）。本题答案：【查找表（LUT）】86、【单选题】状态机编码方式中，其中（）输出没有毛刺，但难以控制非常状态输出。本题答案：【状态位直接输出型编码】87、【单选题】关于我们课内实验所用的器件Cyclone10LP256C8，说法错误是（）。本题答案：【Xilinx公司生产的高端器件】88、【单选题】IP核在EDA技术和开发中具有十分重要的地位，以掩膜方式提供的IP被称为（）。本题答案：【硬IP】89、【单选题】状态机的设计中，对输出信号消除毛刺的方法有多种，以下哪种方法不能消除毛刺？（）本题答案：【使用MEALY型状态机进行设计】90、【单选题】关于VerilogHDL语言中的数字表示，下列四个数字中最大的是（）本题答案：【8`O356】91、【单选题】过程中的非阻塞型赋值语句，其数值更新是（）本题答案：【在过程的最后完成】92、【多选题】下列属于FPGA的编程下载文件的有本题答案：【.sof文件#.jic文件】93、【多选题】以下是QuartusII提供的调试工具的是（）本题答案：【SignalProbe#SignalTapII#In-SystemMemoryContentEditor#In-SystemSourcesandProbes】94、【多选题】在同步数字系统设计中，优化速度，下列那些项不是其原因：本题答案：【减低组合电路复杂度#节省资源#去掉竞争冒险现象】95、【多选题】由于状态机的剩余状态的处理会不同程度的耗用逻辑资源，要求状态机设计过程中需要考虑：（）。本题答案：【选用状态机的结构类型#状态机编码方式选择#状态机容错技术几系统的工作速度#资源利用率】96、【多选题】下述程序中能够实现安全状态机设计的是：本题答案：【Parameters0=0,s1=1,s2=2,s3=3,s4=4,s5=5,s6=6,s7=7;...s5:next_state=s0;S6:next_state=s0;S7:next_state=s0;default:beginnext_state=s0;#`defines0=1,s1=2,s2=4,s3=4,s4=8s5:next_state=s1;S6:next_state=s1;S7:next_state=s2;default:beginnext_state=s0;】97、【多选题】以下属于Verilog仿真流程的是：本题答案：【程序输入#程序编译#仿真库