数字逻辑与计算机组成总复习

“数字逻辑与计算机组成”课程数字逻辑与计算机组成DL&CO课程内容：（1）计算机系统概述（2）二进制编码（3）数字逻辑电路（4）运算方法和运算电路（4）指令系统（5）CPU设计位于计算机系统底层RISC架构CPUMMI/O第1章二进制编码总体要求

了解计算机系统工作的基本原理，掌握计算机内部数据表示具体要求计算机系统概述冯.诺依曼结构计算机程序的表示和执行过程计算机系统抽象层二进制数的编码表示外部信息和内部数据之间的关系进位计数制（2、8、10、16进制数）数值数据的表示定点数的二进制编码无符号整数和带符号整数的表示浮点数的表示非数值数据的表示、数据的宽度和存储排列了解计算机系统的基本工作原理和计算机系统的基本框架对具体问题进行分析第1章总结冯.诺依曼结构基本思想、存储程序工作方式程序和指令及数据之间的关系进位计数制数之间的转换（0xfa,FAH,11111010B,

……）定点数的编码：原码、补码、反码整数的表示无符号数：正整数，用来表示地址等；带符号整数：用补码表示浮点数的表示符号；尾数：定点小数；指数（阶）：定点整数（基不用表示）浮点数的范围正上溢、正下溢、负上溢、负下溢；与阶码的位数和基的大小有关浮点数的精度：与尾数的位数和是否规格化有关浮点数的表示（IEEE754标准）：单精度SP（float）和双精度DP（double）十进制数的二进制表示（BCD码）有权BCD码（8421码）、无权BCD码（余3码、格雷码等）非数值数据的表示（逻辑数据、西文字符、汉字）数据的宽度和排列（位/字节/字；KB/MB/GB；大端/小端方式）10在计算机中有几种可能的表示？

-10呢？第2章数字逻辑基础总体要求

了解计算机系统最基本的物理基础和数学基础具体要求逻辑门和数字抽象逻辑门和数字抽象CMOS晶体管和电气特性布尔代数逻辑量和电平之间的关系、逻辑表达式基本逻辑运算、公理系统和定律逻辑关系描述逻辑函数、真值表和波形图标准范式的表示逻辑函数化简代数法和卡诺图化简等效逻辑符号和逻辑函数变换了解基本逻辑门的CMOS管实现原理，以及电路的传播延迟属于对后续章节中的具体问题进行分析的基础内容第2章总结现实世界的模拟信号需转换为数字信号。数字系统中的所有信号都是二值的，用0和1表示逻辑门是最基础的数字电路，可通过CMOS晶体管实现最基本的逻辑运算有与、或、非三种运算，对应的逻辑门分别为与门、或门和非门布尔代数是数字系统分析和设计的基础理论工具，对应的公理系统和定理可对逻辑表达式进行化简，实现逻辑函数间的相互转换可使用真值表、波形图以及逻辑表达式来描述逻辑变量间的关系可使用代数法、卡诺图等来化简逻辑表达式在实现数字系统时，为了提高速度、降低成本，通常利用与非门和或非门来构建电路。等效电路：与非=非或、或非=非与5第3章组合逻辑电路总体要求

掌握最基本的组合逻辑电路的功能及其设计方法具体要求组合逻辑电路设计概述组合逻辑电路设计的基本步骤无关项、非法值和高阻态典型组合逻辑部件设计译码器和编码器多路选择器和多路分配器半加器和全加器组合逻辑电路的时序分析传播延迟和最小延迟竞争冒险属于后续电路设计的基础内容理解典型组合逻辑部件的功能，并能在更复杂的逻辑电路中使用它们实现特定功能对具体问题进行分析设计理解电路延迟和竞争冒险的概念，并能进行相关分析第3章总结数字逻辑电路由若干元件（可以是一个电路）和若干结点互连而成组合逻辑电路的输出值仅依赖于当前输入值组合逻辑电路可以是两级电路或多级电路，两级电路的传输时间短，但占用集成电路物理空间更多，需进行时空权衡组合逻辑电路设计：功能分析-列表-化简-逻辑表达式-画图-评价无关项指输出取值可任意的项，真值表中用d表示，可用于化简非法值指同时被高、低电平驱动的输出结点的值。高阻态是三态门输出结点的一种非正常逻辑态，相当于“断开”典型组合逻辑部件：译码/编码器、多路选择/分配器、半加/全加器传输延迟：关键路径上所有元件的传输延迟之和最小延迟：最短路径上所有元件的最小延迟之和竞争、冒险(险象）、毛刺：不同路径延迟作用在同一输出端而引起7第4章时序逻辑电路总体要求

掌握最基本的时序逻辑电路的功能及其设计方法具体要求时序逻辑电路概述时序逻辑与有限状态机时序逻辑电路基本结构及其定时双稳态电路、锁存器和触发器同步时序电路设计状态图和状态表设计状态化简和状态编码电路设计和分析典型时序逻辑部件设计计数器寄存器和寄存器堆移位寄存器属于后续电路设计的基础内容理解典型时序逻辑部件的功能，并能在更复杂的逻辑电路中使用它们实现特定功能对具体问题进行分析设计第4章总结时序逻辑电路不仅依赖当前输入，还依赖电路当前的状态可用时序逻辑电路实现有限状态机。有Mealy型和Mooer型两类可用状态图或状态表描述有限状态机，圈表示状态，有向边表示输入/输出锁存器(电平触发):SR锁存器(设置标志)、D锁存器(锁存数据D)触发器(时钟信号clk边沿触发):

D触发器(寄存器)、T触发器(计数或分频)时序电路设计：功能分析-状态图-状态化简和编码-逻辑表达式-画图-评价电路分析：未用状态分析(挂起/无法自启动)

定时分析(clk-Q时间、时钟周期、setup时间、hold时间)典型组合逻辑部件：计数器、寄存器/通用寄存器组、移位寄存器计数器：同步/异步、加1/减1、行波（串行）进位/并行进位寄存器：由n个D触发器构成，同时由时钟信号clk定时通用寄存器组：两个读口(组合逻辑)；一个写口(时序逻辑，clk和写使能）移位寄存器（时序逻辑）：每次固定左移或右移1位或2位桶型移位器（组合逻辑）：移位位数可变，用大量多路选择器实现子电路模块输入/输出端：是封装后的外部接口，输入端反相圈表示低电平有效9第5章FPGA设计和硬件描述语言总体要求

了解几种可编程逻辑器件(PLD)、存储器阵列、ASIC等电路的特点和用途具体要求可编程逻辑器件（PLD）PLD的基本概念和基本结构简单PLDPROM、PLA、PAL、GAL复杂PLDCPLD、FPGA存储器阵列静态RAM和动态RAMROM专用集成电路（ASIC）FPGA设计概述和HDL基本概念（不作要求，下学期学习）了解基本特点和用途总体要求掌握基本运算部件和补码加/减运算电路的功能和结构，理解原码/补码乘法运算和原码/补码除法运算的基本原理和基本电路结构。具体要求基本运算部件串行进位加法器、带标志加法器算术逻辑运算部件（ALU）带标志补码加减运算电路乘、除运算和移位运算之间的关系定点乘法运算及其电路无符号整数乘法运算原码和补码的乘法运算定点除法运算及其电路无符号整数除法运算原码和补码的除法运算理解乘、除运算的基本原理和乘法器和除法器的基本结构对具体问题进行分析第6章运算方法和运算部件第6章总结移位运算逻辑移位：对无符号数进行，左（右）边补0，低（高）位移出算术移位：对带符号整数进行，移位前后符号位不变，编码不同，方式不同。循环移位：最左（右）边位移到最低（高）位，其他位左（右）移一位。扩展运算零扩展：对无符号整数进行高位补0。符号扩展：对补码整数在高位直接补符。加减运算补码加/减运算：用于整数加/减运算。符号位和数值位一起运算，减法用加法实现。同号相加时，若结果的符号不同于加数的符号，则会发生溢出。原码加/减运算：用于浮点数尾数加/减运算。符号位和数值位分开运算，同号相加，异号相减；加法直接加；减法用加负数补码实现。乘法运算：用加法和右移实现。补码乘法：用于整数乘法运算。符号位和数值位一起运算。采用Booth算法。原码乘法：用于浮点数尾数乘法运算。符号位和数值位分开运算。数值部分用无符号数乘法实现。除法运算：用加/减法和左移实现。补码除法：用于整数除法运算。符号位和数值位一起运算。原码除法：用于浮点数尾数除法运算。符号位和数值位分开运算。数值部分用无符号数除法实现。乘/除运算器：由ALU+(移位)寄存器+计数器+控制逻辑实现。总体要求掌握指令系统涉及的指令格式、指令类型、操作码编码、操作数寻址、标志信息生成与使用、指令设计风格等内容。具体要求指令系统设计定长指令格式/变长指令格式操作码的编码定长操作码/变长操作码标志信息的生成和使用指令类型和指令设计风格寄存器之间传送、算术/逻辑运算条件/无条件转移、调用/返回访存（装入/存储）。。。。。。实例：RISC-V指令系统基于对RISC-V指令系统的理解，能对具体问题进行分析第7章指令系统指令格式定长指令字：所有指令长度一致变长指令字：指令长度有长有短操作类型数据传送：数据在寄存器、主存单元、栈顶等处进行传送操作运算：各种算术运算、逻辑运算程序流控制：条件转移（分支）、无条件转移、转子(调用）、返回系统控制：启动、停止、陷阱指令（自愿访管）、空操作等操作数类型（以Pentium处理器数据类型为例）序数或指针：8位、16位、32位无符号整数表示整数：16位、32位、64位三种补码表示的整数实数：IEEE754浮点数格式十进制数：18位十进制数，用80个二进位表示字符串：字节为单位的字符序列，一般用ASCII码表示操作数宽度：有多种，如字节、16位、32位、64位等第7章总结（1）寻址方式立即：地址码直接给出操作数本身直接：地址码给出操作数所在的内存单元地址间接：地址码给出操作数所在的内存单元地址所在的内存单元地址寄存器(直接）：地址码给出操作数所在的寄存器编号寄存器间接：地址码给出操作数所在单元的地址所在的寄存器编号栈：操作数约定在栈中，总是从栈顶取数或存数偏移寻址：用基地址+形式地址得到操作数所在的内存单元地址，包括：变址寻址：地址码给出一个形式地址D，隐含或明显地指定一个寄存器作为变址寄存器I。有效地址EA=D+(I)。通常用于数组元素的访问。相对寻址：指令中的形式地址给出一个位移量D，而基准地址由程序计数器PC提供。有效地址EA=(PC)+D。通常用于跳转目标地址。基址寻址：地址码为形式地址，作为位移量D，隐含或明显指定一个寄存器作为基址寄存器B。有效地址EA=(B)+D。通常用于存储器操作数访问。第7章总结（2）指令系统风格：决定了处理器的设计按地址码指定风格来分累加器型：一个操作数和结果都隐含在累加器中栈型：操作数和结果都隐含在栈（Stack）中通用寄存器型：操作数明显地指定在哪个通用寄存器中装入/存储型：运算类指令的操作数只能在寄存器中，只有装入(Load)指令和存储(Store)指令才能访问内存按指令系统的复杂度来分

CISC：复杂指令系统计算机

RISC：精简指令系统计算机RISC-V指令系统（有6种指令格式）R-型为寄存器操作、I-型为短立即数或装入（Load）S-型为存储（Store）、B-型为条件跳转U-型为长立即数操作、J-型为无条件跳转第7章总结（3）总体要求理解指令系统与处理器的关系，理解单周期处理器、多周期处理器、流水线处理器设计的基本原理、电路结构和各控制信号含义。具体要求中央处理器概述指令执行过程CPU的基本组成数据通路与时序控制计算机性能与CPU时间单周期数据通路设计RV32I单周期数据通路设计扩展器、ALU、IFU、完整数据通路单周期控制器设计RV32I指令与控制信号的关系控制器电路结构（PLA阵列）基于对RISC-V单周期CPU的理解，能对具体问题进行分析第8章中央处理器在理解基本原理的基础上，对具体问题进行分析总体要求理解指令系统与处理器的关系，理解单周期处理器、多周期处理器、流水线处理器设计的基本原理、电路结构和各控制信号含义。具体要求多周期处理器设计与单周期处理器的差别多周期数据通路设计基本思想硬连线路控制器和微程序控制器带异常处理的处理器设计流水线处理器设计流水线处理器设计基本思想RV32I流水线处理器设计流水段寄存器、控制信号含义等数据冒险和控制冒险的检测和处理原理指令级并行（超流水、静态多发射、动态多发射）基于对RISC-V流水线CPU的理解，能对具体问题进行分析第8章中央处理器（续）了解多周期处理器的基本设计原理及基本结构了解相关基本概念第8章总结（1）CPU的主要功能周而复始执行指令执行指令过程中，若发现异常情况，则转异常处理每个指令结束，查询有没有中断请求，有则响应中断CPU的内部结构由数据通路(Datapath)和控制单元(Controlunit)组成数据通路中包含组合逻辑单元（操作元件）和存储信息的状态单元操作元件：用于数据处理，如：加法器、运算器ALU、扩展器（0扩展或符号扩展）、多路选择器、以及状态单元的读操作线路等。状态单元包括触发器、寄存器、寄存器堆、数据/指令存储器等，用于对指令执行的中间状态或最终结果进行保存。控制单元对指令进行译码，与指令执行得到的条件码或当前机器的状态、时序信号（时钟）等组合，生成对数据通路进行控制的控制信号计算机性能评价CPU执行时间=程序指令条数xCPIx时钟周期第8章总结（2）CPU中的寄存器用户可见寄存器（用户程序可使用）通用寄存器：用来存放地址或数据，需在指令中明显给出，如段指针、变址器、基址器、堆栈指针、栈帧指针等。程序计数器PC：部分可见。由CPU根据指令执行结果设定。控制和状态寄存器（内核程序可使用）程序状态字寄存器PSWR（标志寄存器）：存放条件码等其他控制/状态寄存器：如进程控制块指针、系统堆栈指针、页表指针等内部寄存器（程序不可见）指令寄存器IR存储器地址寄存器MAR存储器缓冲(数据)寄存器MBR/MDR流水段寄存器……指令执行过程取指、译码、取数、运算、存结果、查中断指令周期：取出并执行一条指令的时间，由若干个时钟周期组成时钟周期：CPU中用于信号同步的信号，是CPU最小的时间单位（传统处理器一个指令周期由多个机器周期组成。一般把完成一次总线操作访问主存或I/O的时间称为机器周期，一个机器周期由多个时钟组成）数据通路的定时方式现代计算机都采用时钟信号进行定时一旦时钟有效信号到来，数据通路中的状态单元可以开始写入信息如果状态单元每个周期都更新信息，则无需加“写使能”控制信号，否则，需加“写使能”控制信号，以使必要时控制信息写入寄存器数据通路中信息的流动过程每条指令在取指令阶段和指令译码阶段都一样每条指令的功能不同，故在数据通路中所经过的部件和路径可能不同数据在数据通路中的流动过程由控制信号确定控制信号由控制器根据指令代码来生成第8章总结（3）单周期处理器的设计每条指令都在一个时钟周期内完成时钟周期以最长的Load指令所花时间为准无需加临时寄存器存放指令执行的中间结果同一个功能部件不能重复使用控制信号在整个指令执行过程中不变，所以控制器设计简单，只要写出指令和控制信号之间的真值表，就可以设计出控制器多周期处理器的设计每条指令分成多个阶段，每个阶段在一个时钟内完成不同指令包含的时钟个数不同阶段的划分要均衡，每个阶段只能完成一个独立、简单的功能，如：一次ALU操作一次存储器访问一次寄存器存取需加内部寄存器（IR、MAR、MDR等）存放指令执行的中间结果同一个功能部件能在不同的时钟中被重复使用可用有限状态机来表示指令执行流程，并以此设计控制器第8章总结（4）控制单元实现方式有限状态机描述方式每个时钟周期包含的控制信号的值的组合看成一个状态，每来一个时钟，控制信号会有一组新的取值，也就是一个新的状态所有指令的执行过程可用一个有限状态转换图来描述用一个组合逻辑电路（一般为PLA电路）来生成控制信号，用一个状态寄存器实现状态之间的转换实现的控制器称为硬布线控制器微程序描述方式每个时钟周期所包含的控制信号的值的组合看成是一个0/1序列，每个控制信号对应一个微命令，控制信号取不同的值，就发出不同的微命令若干微命令组合成一个微指令，每条指令所包含的动作就由若干条微指令来完成，每来一个时钟，执行一条微指令每条指令对应一个微程序，执行时，先找到对应的第一条微指令，然后按照特定的顺序取出后续的微指令执行所有微程序存放在控制存储器（CS）中，CS用ROM实现实现的控制器称为微程序控制器第8章总结（5）指令流水线的设计将每条指令的执行规整化为若干个同样的流水阶段每个流水阶段的执行时间一样，都等于一个时钟理想情况下，每个时钟有一条指令进入流水线，也有一条指令执行结束每个流水段中的部件都是组合逻辑加寄存器，组合逻辑中产生的结果在时钟到来时被存储到寄存器（如：程序计数器、条件码寄存器、流水线寄存器等）。每两个相邻流水段之间的流水段寄存器，用以记录所有在后面阶段要用到的各种信息，有哪些呢？指令的代码、本条指令地址(PC)、扩展后的立即数、参加运算的操作数、指令运算结果、指令异常信息、寄存器读口地址、寄存器写口地址(Rd)、存储器地址等。指令译码得到的控制信号通过流水线寄存器传送到后面各个流水段中第8章总结（6）ClkCycle1MultipleCycleImplementation:IfetchRegExecMemWrCycle2Cycle3Cycle4Cycle5Cycle6Cycle7Cycle8Cycle9Cycle10LoadIfetchRegExecMemWrIfetchRegExecMemLoadStorePipelineImplementation:IfetchRegExecMemWrStoreClkSingleCycleImplementation:LoadStoreWasteIfetchR-typeIfetchRegExecMemWrR-typeCycle1Cycle2单周期,多周期和

流水线比较第8章总结（7）结构冒险（资源冲突）：多条指令同时使用同一个功能部件规定每个功能部件在一条指令中只能被用一次规定每个功能部件只能在某个特定的阶段被用指令存储器(CodeCache)和数据存储器(DataCache)分开数据冒