数电第六章时序逻辑电路

6时序逻辑电路时序逻辑电路(sequentialsystems)的基本概念时序逻辑电路的分析一般分析步骤同步时序电路（Synchronous）异步时序电路（Asynchronous）同步时序逻辑电路的设计一般设计步骤举例典型时序逻辑集成电路寄存器和移位寄存器计数器时序可编程逻辑器件作业小结时序逻辑电路的基本概念11、时序电路的模型与分类(组合)组合电路存储电路E1EkO1Oj

I1IiQ1Qm时序逻辑电路由组合电路和记忆单元构成存储电路(记忆单元)：延迟电路、触发器电路中存在反馈时序电路的输入信号时序电路的输出信号存储电路的激励信号存储电路的状态信号电路状态由当前输入信号和前一时刻的状态共同决定分为同步时序电路和异步时序电路两大类基本组成单元是门电路任何时刻,输出状态只决定于同一时刻各输入状态的组合,与原状态无关电路中不含记忆单元输入、输出之间没有反馈延迟通路什么是组合逻辑电路?组合逻辑电路时序逻辑电路的基本概念22、时序电路逻辑功能的表达图：逻辑符号、逻辑图、状态转换图、时序波形图表：特性表、状态转换表方程：特性方程（特指锁存器及触发器）时钟方程：针对异步时序逻辑电路驱动方程：各个触发器输入端的逻辑函数表达式状态方程：将时钟方程、驱动方程带入特性方程分析时序逻辑电路的一般步骤根据给定的时序电路图写方程式时序电路的输出方程组各触发器的驱动（激励）方程组将驱动方程组代入相应触发器的特性方程,求出各触发器的次态方程,即时序电路的状态方程组根据状态方程组和输出方程组,列出该时序电路的状态表,画状态图或时序图判断、总结该时序电路的逻辑功能各触发器的时钟信号CP的逻辑表达式(同步、异步之分)同步时序逻辑电路分析举例(例6.1.3A)同步时序逻辑电路分析举例(例6.1.3B)根据给定的时序电路图写方程式时序电路的输出方程组各触发器的驱动（激励）方程组将驱动方程组代入相应触发器的特性方程,求出各触发器的次态方程,即时序电路的状态方程组时钟方程：同步时序逻辑电路，时钟方程略各触发器的特性方程组：同步时序逻辑电路分析举例(例6.1.3C)根据状态方程组和输出方程组,列出该时序电路的状态表,画状态图或时序图A=0A=100（a）00（a）/010（c）/001（b）00（a）/101（b）/010（c）00（a）/111（d）/011（d）00（a）/101（b）/0同步时序逻辑电路分析举例(例6.2.2A)同步时序逻辑电路分析举例(例6.2.2B)根据给定的时序电路图写方程式时序电路的输出方程组各触发器的驱动（激励）方程组将驱动方程组代入相应触发器的特性方程,求出各触发器的次态方程,即时序电路的状态方程组时钟方程：同步时序逻辑电路，时钟方程略各触发器的特性方程组：同步时序逻辑电路分析举例(例6.2.2C)根据状态方程组和输出方程组,列出该时序电路的状态表,画状态图或时序图同步时序逻辑电路分析举例(例6.2.3A)异步时序逻辑电路分析举例(例6.4.1A)异步时序逻辑电路分析举例(例6.4.2A)异步时序逻辑电路分析举例(例6.4.2B)根据给定的时序电路图写方程式时序电路的输出方程组：无各触发器的驱动（激励）方程组：

T=1，触发器处于计数状态将驱动方程组代入相应触发器的特性方程,求出各触发器的次态方程,即时序电路的状态方程组时钟方程：各触发器的特性方程组：异步时序逻辑电路分析举例(例6.4.2C)时钟方程：状态方程：CLK000100010110001000100010110001异步时序逻辑电路分析举例(例6.4.2D)状态转换图：100000001010011Q2Q1Q0101110111同步时序逻辑电路设计的一般步骤根据对电路逻辑功能的要求建立原始状态图/状态表根据状态等价的概念进行状态化简或者状态合并，消去冗余态根据简化的状态转换图，对状态进行编码，画出编码形式的状态图或状态表选择触发器的类型和个数求电路的输出方程及各触发器的驱动（激励）方程画逻辑电路图，并检查电路的自启动能力同步时序电路设计举例(例6.3.1A)根据对电路逻辑功能的要求建立原始状态图/表根据要求确定各输入变量、输出变量以及在不同的输入组合下电路可能发生的所有状态转换情况用D触发器设计一个8421BCD码同步十进制加计数器根据上述信息画状态转换图根据状态等价的概念进行状态化简或者状态合并，消去多余的状态，根据简化的状态转换图，对状态进行编码，画出编码形式的状态图或状态表选择触发器的类型和个数求电路的输出方程及各触发器的驱动方程画逻辑电路图，并检查电路的自启动能力×0110000000D3×0001111000D2×0001100110D1111000100000101100110100010001101010111100110000011110110010001000001001×00×00×10×01×????0100010000D0同步时序电路设计举例(例6.3.1B)用D触发器设计一个8421BCD码同步十进制加计数器状态转换及驱动表(D触发器)同步时序电路设计举例(例6.3.1C)用D触发器设计一个8421BCD码同步十进制加计数器驱动方程Q1

Q0Q3Q2D3Q1Q0Q2Q300100000××0×1×××同步时序电路设计举例(例6.3.1D)用D触发器设计一个8421BCD码同步十进制加计数器驱动方程Q1

Q0Q3Q2D2Q1Q0Q2Q300011011××0×0×××同步时序电路设计举例(例6.3.1E)用D触发器设计一个8421BCD码同步十进制加计数器驱动方程Q1

Q0Q3Q2D1Q1Q0Q2Q311000011××0×0×××同步时序电路设计举例(例6.3.1F)用D触发器设计一个8421BCD码同步十进制加计数器驱动方程Q1

Q0Q3Q2D0Q1Q0Q2Q310010101××0×1×××同步时序电路设计举例(例6.3.1G)用D触发器设计一个8421BCD码同步十进制加计数器验证自启动过程D3D2D1D0101010111011010011001101110101001110111111111000实际电路的状态转换图、EWB思考：若按启动最快的原则设计？同步时序电路设计举例(例6.3.2)根据对电路逻辑功能的要求建立原始状态图/表根据要求确定各输入变量、输出变量以及在不同的输入组合下电路可能发生的所有状态转换情况设计一个序列编码检测器,当检测到输入信号出现110序列编码(按自左至右的顺序)时,该电路输出为1,否则为0根据上述信息画状态转换图根据状态等价的概念进行状态化简或者状态合并，消去多余的状态，根据简化的状态转换图，对状态进行编码，画出编码形式的状态图或状态表选择触发器的类型和个数求电路的输出方程及各触发器的驱动方程画逻辑电路图，并检查电路的自启动能力EWB典型时序逻辑集成电路寄存器和移位寄存器集成移位寄存器及其应用寄存器移位寄存器常用集成计数器74LVC16174HC/HCT39074HC/HCT4017计数器计数器的定义和分类应用计数器的级联组成任意进制计数器组成分频器组成序列信号发生器和脉冲分配器寄存器：存储二进制数码的逻辑部件寄存器与移位寄存器1集成数码寄存器74LS374：一、数码寄存器寄存器与移位寄存器2移位寄存器：不但可以寄存数码，在移位脉冲作用下，寄存器中的数码还可根据需要向左或向右移动。1．基本（单向）移位寄存器（1）右移寄存器（D触发器组成的4位右移寄存器）结构特点：左边触发器的输出端接右邻触发器的输入端。二、移位寄存器逻辑图设移位寄存器的初始状态为0000，串行输入数码DI=1101，从高位到低位依次输入。状态表寄存器与移位寄存器3由于右移寄存器移位的方向为DI→Q0→Q1→Q2→Q3，即由低位向高位移，所以又称为**上移寄存器。在4个移位脉冲作用下，输入的4位串行数码1101全部存入了寄存器中。这种输入方式称为串行输入方式。寄存器与移位寄存器4状态图/时序图0111110111011011

2．双向移位寄存器将右移寄存器和左移寄存器组合起来，并引入一控制端S便构成既可左移又可右移的双向移位寄存器。寄存器与移位寄存器5（2）左移寄存器结构特点：右边触发器的输出端接左邻触发器的输入端。当S=1时，D0=DSR、D1=Q0、D2=Q1、D3=Q2，实现右移操作；其中，DSR为右移串行输入端，DSL为左移串行输入端。当S=0时，D0=Q1、D1=Q2、D2=Q3、D3=DSL，实现左移操作。寄存器与移位寄存器6寄存器与移位寄存器7

3．实现双向移位寄存器的另一种思路74194为四位双向移位寄存器。Q0和Q3分别是左移和右移时的串行输出端，Q0、Q1、Q2和Q3为并行输出端。DSL

和DSR分别是左移和右移串行输入。D0、D1、D2和D3是并行输入端。典型集成双向移位寄存器1典型集成双向移位寄存器2构成环形计数器环形计数器的特点：电路简单，N位移位寄存器可以计N个数，实现模N计数器。状态为1的输出端的序号等于计数脉冲的个数，通常不需要译码电路。典型集成双向移位寄存器3为了增加有效计数状态，扩大计数器的模，可用扭环形计数器。一般来说，N位移位寄存器可以组成模2N的扭环形计数器，只需将末级输出反相后，接到串行输入端。典型集成双向移位寄存器4计数器的定义和分类**

按各个触发器状态的改变与计数脉冲同步与否：异步计数器、同步计数器**按增减计数规律：递增、递减和可逆计数器**按计数体制的不同：二进制计数器二－十进制计数器任意进制计数器计数器是一种累计脉冲个数的逻辑部件。计数器不仅用于计数，而且还用于定时、分频和产生节拍脉冲以及其他时序信号用于程序控制等，用途极为广泛，几乎所有数字系统中都有计数器。四位二进制(模为16)加计数器异步计数器1异步计数器2触发器接成计数状态(T′计数器)，并在时钟信号的下降沿触发翻转;低位触发器的Q端接相邻高位触发器的时钟端。若采用上升沿触发翻转的触发器,则是低位触发器的Q非端接相邻高位触发器的时钟端。(时序图)异步二进制递增(加)计数器的结构特点:递减：触发器接成计数状态，并在时钟信号的下降/上升沿触发翻转;低位触发器的Q非/Q端接相邻高位触发器的时钟端。111111CRRRRR异步计数器3典型集成电路74HC/HCT393：双四位异步二进制计数器4位二进制计数器的时序图递增计数：当所有低位（eg.m位)触发器的状态都为“1”时，同步计数器1本位触发器的次态将在现态基础上发生翻转,（逢2n进1），否则维持原态。触发器触发翻转的两个要素与同步、异步工作方式的关系：…实质：T触发器的功能，递减计数：当所有低位（eg.m位)触发器的状态都为“0”时，同步计数器2本位触发器的次态将在现态基础上发生翻转,（逢2n借1），否则维持原态。实现方法：选择触发器并接成T触发器；根据上述工作特点列写具体的驱动（激励）方程。以下降沿触发翻转的JK触发器为例：接成T触发器0维持原态1触发翻转的计数状态同步计数器3J=K=T=驱动（激励）方程：同步加同步减可逆计数器(X=1,加计数;X=0,减计数)以上升沿触发翻转的D触发器为例：接成T触发器同步计数器4驱动（激励）方程：同步加同步减可逆计数器(X=1,加计数;X=0,减计数)…计数使能端CE的功能：图6.5.11

Presettablesynchronous4-bitbinary

counter;asynchronousreset：集成计数器74LVC161同步二进制计数同步并行预置数异步清零两个计数使能端用于扩展CMOS电路,兼容TTL电平,电源范围1.2～3.6V,时钟信号的上升沿触发74LVC161具有以下特点和功能：/acrobat_download/datasheets/74LVC161_3.pdf74LVC161的应用:Dualdecaderipplecounter：集成计数器74HC/HCT390双BCD或2、5进制计数器一个封装可实现2、4、5、10、20、25、50、100进制计数器两个独立的异步清零端74HC390具有以下特点和功能：/acrobat_download/datasheets/74HC_HCT390_CNV_2.pdf74HC390的应用:/datasheet/philips/74HC_HCT390_CNV_2.pdfJohnsondecadecounterwith10decoded

outputs：集成计数器74HC/HCT4017由十状态扭环行计数器与输入、输出控制电路组成双时钟端异步清零端74HC/HCT4017具有以下特点和功能：74HC4017的应用:常用集成计数器的应用之级联1（1）同步级联。例：用两片4位二进制加法计数器74161采用同步级联方式构成的8位二进制同步加法计数器，模为16×16=256。计数器的级联EWB常用集成计数器的应用之级联2EWB（2）异步级联

例：用两片74191采用异步级联方式构成8位二进制异步可逆计数器。例：如用两片74290采用异步级联方式组成的二位8421BCD码十进制加法计数器。模为10×10=100（3）用计数器的输出端作进位/借位端有的集成计数器没有进位/借位输出端，这时可根据具体情况，用计数器的输出信号Q3、Q2、Q1、Q0产生一个进位/借位。常用集成计数器的应用之级联3EWB应用之构成任意进制数1（1）异步清零法异步清零法适用于具有异步清零端的集成计数器。例：用集成计数器74160和与非门组成的6进制计数器。构成任意进制数EWB应用之构成任意进制数2（2）同步清零法同步清零法适用于具有同步清零端的集成计数器。例：用集成计数器74163和与非门组成的6进制计数器。EWB应用之构成任意进制数3（3）异步预置数法异步预置数法适用于具有异步预置端的集成计数器。例：用集成计数器74191和与非门组成的余3码10进制计数器。应用之构成任意进制数4（4）同步预置数法同步预置数法适用于具有同步预置端的集成计数器。例：用集成计数器74160和与非门组成的7进制计数器。例6.3.1

用74160组成48进制计数器。先将两芯片采用同步级联方式连接成100进制计数器，然后再用异步清零法组成了48进制计数器。解：因为N＝4