计算机组成原理（2024）学习通超星期末考试答案章节答案2024年

计算机组成原理（2024）学习通超星期末考试章节答案2024年1-4、32位格式最多能表示232个不同的数。用IEEE754标准32位浮点格式最多能表示多少个不同的数？为什么？

答案:由于32位二进制无论怎么样，只有232个不同的编码，所以同样表示232个不同的浮点数，只是数据表示的范围比32位定点数更广。IEEE754标准32位浮点格式为（-1）S×1.M×2E-127（其中S：1位，M：23位原码，E：8位移码，从而S有2种编码，M有223种编码，E有28种编码），所以该标准的32位格式可以表示2×223×28=232个不同的数，数据在小数点前位（整数位）不超过23范围内分布密集，相邻两个数的差都小于等于1，但是小数点前位（整数位）超过23范围时，数据分布变得越来越稀疏，相邻的数以2倍来增长，但是表示的范围很广，表示的数的绝对值最小能到（1+2-23）×2-126，最大能到（2-2-23）×2127。1-3、

已知x和y，用变形补码计算x+y和x-y，同时指出结果是否溢出。（必须有计算步骤，作业本上写完，拍照上传！）（1）x=-10110，y=-00001（2）x=11011，y=-10011

答案:（4个运算各10分）1-2、将下列十进制数表示成IEEE754标准的32位浮点规格化数（16进制表示）。（1）-27/64：_____H；（2）-1.5：_____H；（3）384：_____H。

答案:BED80000;BFC00000;43C000001-1、写出下列各整数的原码、反码、补码表示（用8位二进制数，若没有对应的码，则填“无”）。（1）-35：原码_____，反码_____，补码_____；（2）-128：原码_____，反码_____，补码_____。

答案:10100011；10100011b;11011100；11011100b;11011101；11011101b;无;无;10000000；10000000b3-3、请说明3-1题的译码方案，并画出SRAM与CPU的连线，CPU有20条地址总线A19～A0，32条数据总线D31～D0，控制总线

R/W(读/写)。

答案:根据题3-1的答案，SRAM芯片需要8片，其中位扩展4片，即4片为一组，字扩展2组。主存地址空间分布如下图，SRAM需19位（219=512K片内单元）片内地址，高1位（21=2组字扩展芯片）进行片选，故用A19地址经译码产生片选信号，低位地址A18～A0直接连接芯片地址线进行片内寻址。芯片地址范围A19A18～A0SRAM3～SRAM000000H～7FFFFH0000000000000000000…111111111111111111SRAM7～SRAM480000H～FFFFFH1000000000000000000…1111111111111111113-2、已知某64位机主存采用半导体存储器，其地址总线为32位A31～A0，数据总线为64位，按字节编址，允许字节（8位）、双字节（16位）、半字（32位）、字（64位）访问。若使用128M×8位的DRAM芯片组成该机所允许的最大主存空间，并选用内存条结构形式，那么：（1）若每个内存条为128M×64位，共需_____个内存条；（2）每个内存条内共有_____个DRAM芯片，为了实现多字节并行访问，需要以多模块_____（顺序\交叉）方式组成，共有_____个模块，而每个模块有_____个DRAM芯片，由地址总线_____位作为模块地址；（3）CPU选择各内存条时需要地址总线的_____位来译码，各内存条之间以多模块_____（顺序\交叉）方式组成整个内存空间。

答案:4;8;交叉;8;1;A2～A0；A2—A0；A2—A0；A2～A0;A31～A30；A31—A30；A31—A30；A31～A30;顺序3-1、设有一个具有20位地址和32位存储字长（按字编址，不支持字节、半字访问）的存储器，那么：（1）该存储器能存储_____字节的信息；（2）如果存储器由512K×8位SRAM芯片组成，需要_____片；（3）需要_____（高\低）_____位地址作芯片选择。

答案:4M;8;高;14-4、请把4-1和4-2题的解题步骤写在作业本上，拍照上传。

答案:见4-1和4-2的答案解析。/star3/origin/bfa9d8a902c6f16fc2ee64c5b0193f87.png

答案:512;128;204;304、305、306、307;512;18;10752;112644-1、某计算机的主存地址空间大小为256MB，按字节编址。指令Cache和数据Cache分离，均有8个Cache行，每个Cache行大小为64B，数据Cache采用直接映射方式。现有两个功能相同的程序A和B，其伪代码如下所示：程序A：inta[256][256];…intsum_array1(){

inti,j,sum=0;

for(i=0;i<256;i++)

for(j=0;j<256;j++)

sum+=a[i][j];

returnsum;}程序B：inta[256][256];…intsum_array2(){

inti,j,sum=0;

for(j=0;j<256;j++)

for(i=0;i<256;i++)

sum+=a[i][j];

returnsum;}

假定int类型数据用32位补码表示；程序编译时，i、j和sum均分配在寄存器中，数组a分配在内存，按行优先方式存放；程序运行时，数组a分配的首地址为320（十进制数）。请回答下列问题。（1）Cache每行标记项中标记位长度是_____位，若不考虑用于Cache一致性维护和替换算法的控制位，只考虑标记位和一个有效位，标记项表与Cache行一起在一个Cache里，那么数据Cache的总容量是_____B；（2）数组元素a[0][31]和a[1][1]各自所在的主存块对应的Cache行号分别是_____和_____；（3）程序A和B的数据访问命中率分别是_____和_____，程序_____的执行时间更短。

答案:19;532;6;5;93.75%;0;A/star3/origin/7cec135f52a27d19a96230c5dd7c69f1.png

答案:（1）各功能部件的连接关系，以及数据通路如下图所示：（2）分析过程如下：l

取指令送到IR并译码；l

取源操作数和目的操作数；l

将源操作数和目的操作数相加送到目的寄存器；指令周期流程图如下：（3）另外增加一个指令存储器后，数据通路如下图所示：指令周期流程图如下：/star3/origin/128ddc6be145d845d3c4d47b4092a07c.jpg

答案:（1）在原理图中补充六个通用寄存器及其相关控制信号如下：（2）指令周期方框图及相应控制信号如下：/star3/origin/1844b1830f40bd1292325583a0705cd0.png

答案:（1）分析过程如下：l

取指令送到IR并译码；l

取源操作数和目的操作数；l

将源操作数和目的操作数相加送到目的寄存器；指令周期流程图如下：（2）需要另外增加一个指令存储器，那么数据通路如下图所示：那么指令周期流程图如下：6-2、（1）在中断响应阶段CPU进行哪些操作？

（2）请把6-1题的解题步骤写在作业本上，拍照上