数字电子技术基础第五章

概述第

5章时序逻辑电路寄存器和移位寄存器计数器时序逻辑电路的分析方法

本章小结同步时序逻辑电路的设计5.1

概述时序逻辑电路的特点任何时刻的输出不仅取决于该时刻的输入信号，而且与电路原有的状态有关。逻辑功能特点：电路结构特点：由存储电路和组合逻辑电路组成。时序逻辑电路的类型同步时序逻辑电路异步时序逻辑电路所有触发器的时钟端连在一起。所有触发器在同一个时钟脉冲

CP控制下同步工作。时钟脉冲

CP只触发部分触发器，其余触发器由电路内部信号触发。因此，触发器不在同一时钟作用下同步工作。3、时序电路的分类（1）根据时钟分类同步时序电路中，各个触发器的时钟脉冲相同，即电路中有一个统一的时钟脉冲，每来一个时钟脉冲，电路的状态只改变一次。异步时序电路中，各个触发器的时钟脉冲不同，即电路中没有统一的时钟脉冲来控制电路状态的变化，电路状态改变时，电路中要更新状态的触发器的翻转有先有后，是异步进行的。（2）根据输出分类米利型时序电路的输出不仅与现态有关，而且还决定于电路当前的输入。穆尔型时序电路的其输出仅决定于电路的现态，与电路当前的输入无关；或者根本就不存在独立设置的输出，而以电路的状态直接作为输出。典型电路集成寄存器、集成移位寄存器、集成计数器。和第三章介绍组合逻辑电路的典型电路一样，我们讲解的典型电路只是起一个抛砖引玉的作用，目的是希望大家会通过查手册使用更多的器件。本章的总体结构分析设计SSIMSISSIMSI主要要求：

掌握同步时序逻辑电路的分析方法，了解异步时序逻辑电路的分析方法。理解时钟方程、驱动方程、输出方程、状态方程、状态转换真值表、状态转换图和时序图等概念及求取方法。5.2

时序逻辑电路的分析方法将驱动方程代入相应触发器的特性方程中所得到的方程

一、同步时序逻辑电路的分析方法基本步骤：1.根据给定的电路，写出它的输出方程和驱动方程，并求

状态方程。

时序电路的输出逻辑表达式。各触发器输入信号的逻辑表达式。2.

列状态转换真值表。简称状态转换表，是反映电路状态转换的规律与条件的表格。

方法：将电路现态的各种取值代入状态方程和输出方程进行计算，求出相应的次态和输出，从而列出状态转换表。如现态起始值已给定，则从给定值开始计算。如没有给定，则可设定一个现态起始值依次进行计算。3.分析逻辑功能。

根据状态转换真值表来说明电路逻辑功能。

4.画状态转换图和时序图。

用圆圈及其内的标注表示电路的所有稳态，用箭头表示状态转换的方向，箭头旁的标注表示状态转换的条件，从而得到的状态转换示意图。在时钟脉冲

CP作用下，各触发器状态变化的波形图。

3.分析逻辑功能。

4.画状态转换图和时序图。一、同步时序逻辑电路的分析方法基本步骤：1.根据给定的电路，写出它的输出方程和驱动方程，并求状态方程。

2.

列状态转换真值表。电路图时钟方程、驱动方程和输出方程状态方程状态图、状态表或时序图判断电路逻辑功能1235时序电路的分析步骤：计算4C11J1KRC11J1KRC11J1KRFF0FF1FF2Q0Q1Q2Q2YCPRD1[例]试分析图示电路的逻辑功能，并画出状态转换图

和时序图。解：这是时钟

CP下降沿触发的同步时序电路，输出仅与电路现态有关，为穆尔型时序电路。CPC1C1C1分析时不必考虑时钟信号。RDRRR

电路工作前加负脉冲清零；工作时应置RD=1。分析如下：

分析举例C11J1KRC11J1KRC11J1KRFF0FF1FF2Q0Q1Q2Q2YCPRD1Q2nY=Q2nQ0n1J1KQ0n&&Q2n1JQ1n1K&Q0nJ2

=Q1nQ0n，J0

=K0=1J1

=K1=Q2n

Q0nK2=Q0n1J1K11.写方程式(1)

输出方程(2)

驱动方程Q0n代入

J2

=

Q1nQ0n

，K2=Q0nQ0n+1

=J0Q0n+K0Q0n=

1

Q0n+1

Q0n=Q0nQ1n+1

=J1Q1n+K1Q1n=

Q2nQ0nQ2n+1

=J2Q2n+K2Q2n=

Q1nQ0nQ2n+Q0n

Q2nJ0K0J1K1J2K2(3)

状态方程代入

J0

=K0=1代入

J1

=K1=Q2nQ0n2.列状态转换真值表设电路初始状态为Q2Q1Q0=000，则0001000YQ0n+1Q1n+1Q2n+1Q0nQ1nQ2n输出次态现态将现态代入状态方程求次态：Q0n+1

=Q0n=0=1

Q1n+1

=Q2nQ0nQ1n=0·00=

0

Q2n+1

=Q1nQ0nQ2n+

Q0nQ2n=0·0·0+0·0=

0将现态代入输出方程求YY=Q2nQ0n=0·0=02.列状态转换真值表设电路初始状态为Q2Q1Q0=000，则将新状态作现态，再计算下一个次态。YQ0n+1Q1n+1Q2n+1Q0nQ1nQ2n输出次态现态0001000Q0n+1

=Q0n=1=0

Q1n+1

=Q2nQ0nQ1n=0·10=

1

Q2n+1

=Q1nQ0nQ2n+

Q0nQ2n=0·1·0+1·0=

01000010Y=Q2nQ0n=0·1=0可见：电路在输入第6个脉冲CP

时返回原来状态，同时在Y端输出一个进位脉冲下降沿。以后再输入脉冲，将重复上述过程。该电路能对CP脉冲进行六进制计数，并在Y端输出脉冲下降沿作为进位输出信号。故为六进制计数器。依次类推2.列状态转换真值表设电路初始状态为Q2Q1Q0=000，则3.逻辑功能说明YQ0n+1Q1n+1Q2n+1Q0nQ1nQ2n输出次态现态000100010000101000101010100100011100110010一直计算到状态进入循环为止CP脉冲也常称为计数脉冲。圆圈内表示Q2Q1Q0的状态；箭头表示电路状态转换的方向；箭头上方的“

x/y

”中，x

表示转换所需的输入变量取值，y

表示现态下的输出值。本例中没有输入变量，故x

处空白。4.画状态转换图和时序图000001010YQ0n+1Q1n+1Q2n+1Q0nQ1nQ2n输出次态现态00010001000010100010101010010001110011001000001000Q2Q1Q0x/y/0/0011100101/0/0/0/14.画状态转换图和时序图000001010011100101Q2Q1Q0x/y/0/0/0/0/0/1CP123456必须画出一个计数周期的波形。100Q0Q1Q2000010Y110000000例输出方程：输出与输入有关，为米利型时序电路。同步时序电路，时钟方程省去。驱动方程：1写方程式2求状态方程T触发器的特性方程：将各触发器的驱动方程代入，即得电路的状态方程：3计算、列状态表45电路功能由状态图可以看出，当输入X

＝0时，在时钟脉冲CP的作用下，电路的4个状态按递增规律循环变化，即：00→01→10→11→00→…当X＝1时，在时钟脉冲CP的作用下，电路的4个状态按递减规律循环变化，即：00→11→10→01→00→…可见，该电路既具有递增计数功能，又具有递减计数功能，是一个2位二进制同步可逆计数器。画状态图时序图二、异步时序逻辑电路的分析方法

异步与同步时序电路的根本区别在于前者不受同一时钟控制，而后者受同一时钟控制。因此，分析异步时序电路时需写出时钟方程，并特别注意各触发器的时钟条件何时满足。分析举例[例]试分析图示电路的逻辑功能，并画出状态转换图

和时序图。这是异步时序逻辑电路。分析如下：解：C11J1KRC11J1KRC11J1KRFF0FF1FF2Q0Q1Q2YCP1RDCPC1C1C1RDRRR

FF1

受Q0

下降沿触发

FF0

和FF2

受CP

下降沿触发1.写方程式(1)

时钟方程(3)

驱动方程(2)

输出方程(4)

状态方程C11J1KRC11J1KRC11J1KRFF0FF1FF2Q0Q1Q2YCP1RDQ2YCP1

=Q0FF1

由Q0

下降沿触发CP0

=CP2=CPFF0

和FF1由CP

下降沿触发Y=Q2n11J1K11J1KJ0

=Q2n，K0=1J2

=Q1n

Q0n，K2=1J1

=K1=1Q2n11K1J&Q1nQ0n1.写方程式(1)时钟方程(3)

驱动方程(2)

输出方程(4)

状态方程CP1

=Q0FF1

由Q0

下降沿触发CP0

=CP2=CPFF0

和FF1由CP

下降沿触发Y=Q2nJ0

=Q2n，K0=1J2

=Q1n

Q0n，K2=1J1

=K1=1Q0n+1

=

J0Q0n+K0

Q0nQ1n+1

=

J1

Q1n+K1

Q1nQ2n+1

=

J2

Q2n+K2

Q2n代入

J1

=K1=1代入

J2

=Q1nQ0n

K2=1=

Q2n

Q0n+1

Q0n=Q2nQ0n

=

1

Q1n+1

Q1n=Q1n

=

Q1nQ0nQ2n+1

Q2n=Q1nQ0n

Q2n代入

J0

=Q2n

，K0=1Q0n+1

=Q2nQ0nCP下降沿有效Q1n+1

=Q1n

Q0下降沿有效Q2n+1

=Q1nQ0n

Q2nCP下降沿有效2.列状态转换真值表设初始状态为Q2Q1Q0=0000100000Q0n+1

=Q2n

·Q0n=0·0=1表示现态条件下能满足的时钟条件Y=Q2n

=001Q2n+1

=Q1nQ0nQ2n=0·0·0=

0YQ0n+1Q1n+1Q2n+1Q0nQ1nQ2n输出次态现态CP2CP0CP1时钟脉冲CP0=CP，FF0

满足时钟触发条件。CP1=Q0

为上升沿，FF1

不满足时钟触发条件，其状态保持不变。CP2=CP，FF2满足时钟触发条件。2.列状态转换真值表设初始状态为Q2Q1Q0=0000100000YQ0n+1Q1n+1Q2n+1Q0nQ1nQ2n输出次态现态CP2CP0CP1时钟脉冲001010010Q0n+1

=Q2n

·Q0n=0·1=0Q1n+1

=Q1n=

0=1将新状态“001”作为现态，再计算下一个次态。

CP1=Q0

为下降沿，FF1

满足时钟触发条件。Q2n+1

=Q1nQ0nQ2n=0·1·0=

0Y=Q2n

=02.列状态转换真值表设初始状态为Q2Q1Q0=0000100000YQ0n+1Q1n+1Q2n+1Q0nQ1nQ2n输出次态现态CP2CP0CP1时钟脉冲依次类推电路构成异步五进制计数器，并由Y

输出进位脉冲信号的下降沿。3.逻辑功能说明0010100一直计算到电路状态进入循环为止。1000001000111001100104.画状态转换图和时序图Q2Q1Q0x/y000001010011100/0/0/0/0/1000010000010001110011001000101000100000YQ0n+1Q1n+1Q2n+1Q0nQ1nQ2n输出次态现态CP2CP0CP1时钟脉冲0011必须画出一个计数周期的波形。4.画状态转换图和时序图000001010011100Q2Q1Q0x/y/0/0/0/0/1110010100Q0Q1Q2000000CP12345Y000可见，当计数至第

5个计数脉冲CP

时，

电路状态进入循环，Y

输出进位脉冲下降沿。5.3若干常用的时序逻辑电路了解集成移位寄存器的应用。主要要求：理解寄存器和移位寄存器的作用和工作原理。5.3.1

寄存器和移位寄存器

一、寄存器Register，用于存放二进制数码。1、概述（1）寄存器：暂时存放数码的逻辑部件。一个触发器可以存放一位二进制数码。（3）寄存器的构成触发器门构成的控制电路寄存数保证信号的接收和清除（2）寄存器的基本功能存储或传输用二进制数码表示的数据或信息，完成代码的寄存、移位、传输操作。（4）移位寄存器：除了具有寄存数码的功能外，还具有移位功能（5）移位寄存器分单向：双向：左移或右移，实现乘2或除2即可左移有可右移。（6）移位寄存器的四种工作方式串行输入—串行输出串行输入—并行输出并行输入—串行输出并行输入—并行输出下面请看置数演示4位寄存器Q0Q1

Q2Q3

Q0

Q1Q2Q3FF0FF1FF2FF3D0CPC1C1C11D1D1DRRRRD1D2D3C11DCR1D1D1D1D由D触发器构成，因此能锁存输入数据。D0D1

D2D3RRRR1CR

CR为异步清零端，当CR=0时，各触发器均被置0。寄存器工作时，CR应为高电平。

D0~D3称为并行数据输入端，当时钟CP上升沿到达时，D0~D3

被并行置入到4个触发器中，使Q3Q2Q1Q0=D3D2D1D0。D0D1

D2D3D0D1

D2D3D0D1

D2D3在CR=1且CP上升沿未到达时，各触发器的状态不变，即寄存的数码保持不变。

Q0~Q3是同时输出的，这种输出方式称并行输出。Q0

Q1Q2

Q3

1个触发器能存放1位二进制数码，因此N个触发器可构成N位寄存器。各触发器均为D功能且并行使用。Q0Q1

Q2Q3

Q0

Q1Q2Q3FF0FF1FF2FF3D0CPC1C1C11D1D1DRRRRD1D2D3C11DCR1D1D1D1D

寄存器的结构特点二、移位寄存器在控制信号作用下，可实现右移也可实现左移。双向移位寄存器单向移位寄存器左移寄存器右移寄存器每输入一个移位脉冲，移位寄存器中的数码依次向右移动1位。每输入一个移位脉冲，移位寄存器中的数码依次向左移动1位。Shiftregister用于存放数码和使数码根据需要向左或向右移位。1.

单向移位寄存器的结构与工作原理右移输入D0D1D3DID2右移输出Q11D1D1D1DQ3Q0Q2C1C1C1C1FF1FF0FF2FF3移位脉冲CP右移位寄存器由

D

触发器构成。在CP上升沿作用下，串行输入数据DI逐步被移入

FF0中；同时，数据逐步被右移。D0=DI，D1=Q0，D2=Q1，D3=Q2。DI右移输入D0Q0右移输出D1D2D3Q1Q2Q31D1D1D1D1.

单向移位寄存器的结构与工作原理设串行输入数码DI=1011，电路初态为

Q3Q2Q1Q0=0000。可见，移位寄存器除了能寄存数码外，还能实现数据的串、并行转换。10111401011300100200011100000Q3Q2Q1Q0移位寄存器中的数输入数据移位脉冲在4个移位脉冲作用下，串行输入的4位数码

1011全部存入寄存器，并由Q3、Q2、Q1和Q0并行输出。举例说明工作原理10111401011300100200011100000Q3Q2Q1Q0移位寄存器中的数输入数据移位脉冲工作原理举例说明再输入4个移位脉冲时，串行输入数据1011将从Q3端串行输出。01100511000610000710111400000801011300100200011100000Q3Q2Q1Q0移位寄存器中的数输入数据移位脉冲1从

Q3端取出0从

Q3端取出1从

Q3端取出1从

Q3端取出双向移位寄存器以4位双向移位寄存器为例。见课本238和239页。图5.3.74位双向移位寄存器74LS194A的逻辑图返回通过查找功能表会使用寄存器。RDS1S0工作状态01111XX00011011置零保持右移左移并行输入CRCRDSLDSRCPCT74LS194Q0Q1Q2Q3M1M0D0D1D2D3Q3Q2Q1Q0SRSLM1M0D3D2D1D0移位脉冲输入端右移串行数码输入端并行数码输入端左移串行数码输入端工作方式控制端M1M0=00时，保持功能。M1M0=01时，右移功能。M1M0=10时，左移功能。M1M0=11时，并行置数

功能。并行数据输出端，从高位到低位依次为Q3~Q0。异步置0端低电平有效CT74LS194的功能表d0000×保持××××××01左移输入00Q3Q2Q1×××××11左移输入11Q3Q2Q1×××××1011右移输入0Q2Q1Q00××××0×101右移输入1Q2Q1Q01××××1×101并行置数d3d2d1d0d3d2d1××111保持××××××0××1置零0000×××××××××0Q3Q2Q1Q0D3D2D1D0DSRDSLCPM0M1CR说明输出输入Q3Q2Q1Q0M1M0DSLDSRCPCRCT74LS194D3D2D1D0CR主要要求：

理解计数器的分类，理解计数器的计数规律。理解常用集成二进制和十进制计数器的功能及其应用。

5.3.2计数器

掌握二进制计数器的组成和工作原理。

掌握利用集成计数器构成N进制计数器的方法。一、计数器的作用与分类计数器(Counter)用于计算输入脉冲个数，还常用于分频、定时等。

计数器分类如下：按时钟控制方式不同分异步计数器同步计数器同步计数器比异步计数器的速度快得多。按计数增减分加法计数器

减法计数器

加/

减计数器(又称可逆计数器)

对计数脉冲作递增计数的电路。对计数脉冲作递减计数的电路。

在加

/

减控制信号作用下，可递增也可递减计数的电路。

按计数进制分

按二进制数运算规律进行计数的电路

按十进制数运算规律进行计数的电路

二进制计数器十进制计数器任意进制计数器(又称N进制计数器)

二进制和十进制以外的计数器计数器的计数规律Q0Q1Q2计数器状态计数顺序000811170116101500141103010210010000二进制加法计数器

计数规律举例二进制减法计数器

计数规律举例“000–1”不够减，需向相邻高位借“1”，借“1”后作运算“1000–1=111”。

按此则返回P23Q0Q1Q2计数状态计数顺序0008100701061105001410130112111100008421码十进制加法计数器计数规律按此则返回P23Q0Q1Q2Q3计数器状态计数顺序10019000181110701106101050010411003010021000100001000000计数的最大数目称为计数器的“模”，用

M

表示。

模也称为计数长度或计数容量。

N进制

计数器计数规律举例具有5个独立的状态，计满5个计数脉冲后，电路状态自动进入循环。故为五进制计数器。五进制计数器也称模5计数器；十进制计数器则为模10计数器；3位二进制计数器为模8计数器。

n

个触发器有2n

种输出，最多可实现模2n

计数。

Q0Q1Q2计数状态计数顺序000500141103010210010000CO=Q3nQ2nQ1nQ0n进位输出信号FF01J1KRC1Q0Q1Q2Q3FF11J1KRC1FF21J1KRC1FF31J1KRC11CPRDCOFF01J1K1FF11J1KQ0nFF21J1KQ0nQ1n&&FF31J1KQ0nQ2n&&Q1nQ0Q1Q2Q3CO&RDRRRR计数开始前先清零CPC1C1C1C1各触发器都用CP

触发（1）

同步二进制加法计数器电路与工作原理二、同步计数器1.同步二进制计数器

CO=Q3nQ2nQ1nQ0n，因此，CO在计数至“15”时跃变为高电平，在计至“16”时输出进位信号的下降沿。0100000000000000000000COQ0Q1Q2Q3输出计数器状态计数

顺序160151140131120111100918071605140203111011001100110011001111000011110000111111110000000

4位二进制加法计数器态序表图5.3.12同步二进制加法计数器的的状态转换图返回同步计数器为什么要那样构成呢？通过分析同步二进制加法计数规律就可明白。因此，应将触发器接成

T触发器；并接成

T0=1，

T1=Q0n，

T2=Q1nQ0n，

T3=Q2nQ1nQ0n。即：最低位触发器

T输入为

1，其他触发器

T输入为其低位输出的“与”信号。这样，各触发器当其低位输出信号均为1时，来一个时钟就翻转一次，否则状态不变。00001611111501111410111300111211011101011010019000181110701106101050010411003010021000100000Q0Q1Q2Q3计数器状态计数顺序根据态序表分析同步二进制加法计数规律Q0来一个时钟就翻转一次。00001611111501111410111300111211011101011010019000181110701106101050010411003010021000100000Q0Q1Q2Q3计数器状态计数顺序

Q1在其低位Q0输出为1时，来一个时钟就翻转一次，否则状态不变。00001611111501111410111300111211011101011010019000181110701106101050010411003010021000100000Q0Q1Q2Q3计数器状态计数顺序1100

Q2在其低位Q0和Q1均为1时，来一个时钟翻转一次，否则状态不变。00001611111501111410111300111211011101011010019000181110701106101050010411003010021000100000Q0Q1Q2Q3计数器状态计数顺序10

Q3在其低位Q0、Q1和Q2均为1时，来一个时钟翻转一次，否则状态不变。图5.3.13同步二进制加法计数器的的时序图返回特点：1、Q0、Q1、Q2、Q3依次为CP的2分频、4分频、8分频、16分频；2、输出C为16分频；（2）

集成同步二进制计数器

CT74LS161图5.3.144位同步二进制计数器74161的逻辑图返回异步清零：当RD=0时，所有触发器的异步清零端有效，所有触发器将同时被复位，Q3Q2Q1Q0=0000。同步置数：当RD=1&LD=0时，电路工作在预置数状态。以FF0为例，若输入D0，则J0=D0，K0=D0。有当CP脉冲上升沿到来时，Q0n+1=D0。特别注意CP脉冲的配合，这种方式不同于异步清零。计数：RD=LD=1=EP=ET=1时，电路工作在计数状态。保持：RD=LD=1&EP=0、ET=1时，J=K=0，触发器保持原态。异步清零预置数保持保持计数ХХХХ01Х011Х011101111ХХХ工作状态EPETLDRDCP4位同步二进制计数器74161的功能表CT74LS161和CT74LS163CT74LS161CPQ0Q1Q2Q3COD0CT74LS161和CT74LS163逻辑功能示意图CT74LS163CTTCTPCRLDD1D2D3CRLD计数状态输出端,从高位到低位依次为

Q3、Q2、Q1、Q0。进位输出端置数数据输入端，为并行数据输入。计数脉冲输入端，上升沿触发。计数控制端，高电平有效。

CR

为置0控制端，

低电平有效。

LD为同步置数控制端，低电平有效。163与161的区别：161为异步置零，163为同步置零。（3）同步二进制减法计数器图5.3.16用T触发器接成的同步二进制减法计数器驱动方程状态方程状态转换真值表结论同步二进制减法计数器。（4）单时钟同步十六进制加/减计数器在有些应用场合要求计数器即能进行递增计数有能进行递减计数，这就需要作成加/减计数器（或称之为可逆计数器）。保持预置数加法计数减法计数ХХ0110111Х00ХХ工作状态U/DLDSCP1同步十六进制加/减计数器74LS191的功能表图5.3.17单时钟同步十六进制加/减计数器74LS191当LD=0时，电路处于预置数状态，D0~D3的数据立刻被置入FF0~FF3中，而不受时钟输入信号CP1的控制。因此，它的预制数是异步式的的，与74LS161的同步式预制数不同。S是使能控制端，当S=1时，T0~T3全部为0，故FF0~FF3保持不变。C/B是进位/借位输出端（也称最大/最小输出端）。当计数器作加法计数（U/D=0），且Q3Q2Q1Q0=1111时，C/B=1，有进位输出；当计数器作减法计数（U/D=1），且Q3Q2Q1Q0=0000时，C/B=1，有借位输出。CPO是串行时钟输出端，当C/B=1的情况下，在下一个CP1上升沿到达前CPO有一个负脉冲输出。图5.3.18同步十六进制加/减计数器74LS191的时序图返回（5）双时钟结构的加/减计数器若加法计数脉冲和减法计数脉冲来自两个不同的脉冲源，则需要使用双时钟结构的加/减计数器。常用的有74LS193。功能简介如下：异步置零：当RD=1时，将所有触发器置成0态；异步预制数：RD=0且LD=0时，将立即把D0~D3的状态置入FF0~FF3中，与计数脉冲无关；计数：RD=0且LD=1时，当CPU端有计数脉冲输入时，计数器作加法计数；当CPD端有计数脉冲输入时，计数器做减法计数。加在CPU和CPD上的计数脉冲在时间上应该错开。图5.3.19双时钟同步十六进制加/减计数器74LS193返回2.同步十进制计数器（1）同步十进制加法计数器图5.3.20同步十进制加法计数器电路驱动方程：状态方程：状态转换表：自启动能力检查有效状态无效状态有效循环：有效状态形成的循环。无效循环：无效状态形成的循环。结论：具有无效循环的电路肯定不能自启动。否则为能自启动能自启动的同步十进制加法计数器。（2）中规模集成的同步十进制加法计数器74LS160图5.3.22同步十进制加法计数器74160的逻辑图异步清零：当RD=0时，所有触发器的异步清零端有效，Q3Q2Q1Q0=0000。同步置数：当RD=1&LD=0时，计数器处于同步预制功能。以FF0为例，J0=D0，K0=D0，当CP脉冲上升沿到来时，Q0n+1=D0。计数：当RD=LD=1&ET=EP=1时，计数器处于计数状态。每来一个CP脉冲，计数器计数一次。保持：当RD=LD=1&ET=EP=1时，CP脉冲为零或者为1，计数器处于保持状态。（3）同步十进制减法计数器图5.3.23同步十进制减法计数器电路返回图5.3.24图5.3.23电路的状态转换图返回（4）单时钟同步十进制可逆计数器74LS190图5.3.25单时钟同步十进制可逆计数器74LS190的逻辑图返回单时钟同步十进制可逆计数器74LS190功能表保持预置数加法计数减法计数ХХ0110111Х00ХХ工作状态U/DLDSCP1另外还有74LS168，CC4510用法同74LS191（5）双时钟同步十进制可逆计数器74LS192，CC40192用法同双时钟同步十六进制可逆计数器74LS193FF01J1KRC1Q0Q1Q2Q3FF11J1KRC1FF21J1KRC1FF31J1KRC11CPRD二、异步计数器

(一)

异步二进制计数器1.电路构成与工作原理FF01J1KRC1Q0Q1Q2Q3FF11J1KRC1FF21J1KRC1FF31J1KRC11CPRD11J1K1J1K1J1K1J1KC1CPC1Q0C1Q1C1Q2

JK触发器构成的异步二进制加法计数器按照加法计数器规则，每一位如果已经是1，则再来一个CP脉冲时应为0，同时向高位发出进位信号，使高位翻转。00010010CPQ3Q0Q1Q20000来一个CP

翻转一次

来一个Q0

翻转一次

来一个Q1

翻转一次

来一个Q2

翻转一次

11110000输入第“1”个计数脉冲时，计数器输出为“0001”；输入第“2”个计数脉冲时，计数器输出为“0010”。输入第“15”个脉冲时，输出“1111”，当输入第“16”个脉冲时，输出返回初态“0000”，且Q3

端输出进位信号下降沿。因此，该电路构成4位二进制加法计数器。依次输入脉冲时，计数状态按

4位二进制数递增规律变化。◆

工作原理00001611111501111410111300111211011101011010019000181110701106101050010411003010021000100000Q0Q1Q2Q3计数器状态计数顺序◆

4位二进制加法计数器态序表用D触发器可构成异步二进制计数器吗？如何连接？

◆

D触发器构成的异步二进制加法计数器其工作原理与前述JK

触发器所构成的二进制计数器的相同。FF01DRC1Q0Q1Q2Q3FF11DRC1FF21DRC1FF31DRC1CPRDQ0Q1Q2Q31D1D1D1DC1CPQ0Q1Q2C1C1C1与

JK

触发器一样，D

触发器也被接成计数触发器。与

JK

触发器不同的是，

D

触发器用触发。下面总结一下用不同种类触发器构成异步二进制计数器的方法。异步二进制计数器的成方法2.

异步二进制计数器的构成方法CPi

=Qi

-1CPi=Qi

-1减法计数CPi=Qi

-1CPi

=Qi

-1加法计数下降沿触发式上升沿触发式计数触发器的触发信号接法计数规律将触发器接成计数触发器，然后级联，将计数脉冲CP从最低位时钟端输入，其他各位时钟端接法如下表：计数器为什么能用作分频器？怎么用？模

M

计数器也是一个M

分频器，M

分频器的输出信号即为计数器最高位的输出信号。CPQ3Q0Q1Q24位二进制加法计数器工作波形

3.计数器用作分频器图5.3.32二－五－十进制异步计数器74LS290的逻辑图返回2.集成异步二

-

五

-

十进制计数器

CT74LS290(1)CT74LS290基本结构(一)

异步十进制计数器（1）异步清零功能当

R0=R01·R02=1、S9=S91·S92=0时，计数器异步置0。（2）异步置

9功能当

S9=S91·S92=1、R0=R01·R02=0时，计数器异步置9。（3）计数功能当

R01·R02=0且S91·S92=0时，在时钟下降沿进行计数。Q0Q1Q2Q3CT74LS290M=5CP0M=2CP1CP0CP1Q0Q1Q2Q3R0AR0BS9AS9BCT74LS290（2）逻辑功能示意图R0AR0B异步置

0端

(结构图中未画出)S9AS9B异步置

9端内含一个

1位二进制计数器和一个五进制计数器。M=2M=5二进制计数器的计数脉冲输入端，下降沿触发。

二进制计数器输出端五进制计数器的计数脉冲输入端，下降沿触发。

五进制计数器的输出端，从高位到低位依次为Q3、Q2、Q1。

①异步置

0功能：当

R0=R01·R02=1、S9=S91·S92=0

时，计数器异步置0。(3)CT74LS290的功能

②异步置

9功能：当

S9=S91·S92=1、R0=R01·R02=0

时，计数器异步置9。

③计数功能：当

R01·R02=0且S91·S92=0时，在

时钟下降沿进行计数。计数00置91001×10置00000×01Q0Q1Q2Q3CPS91·S92R01·R02说明输出输入××(4)CT74LS290的基本应用Q0Q1Q2Q3CT74LS290CP0CP1R0AR0BS9AS9B输出计数输入1构成

1位二进制计数器Q0Q1Q2Q3CT74LS290CP0CP1R0AR0BS9AS9B输出1构成异步五进制计数器计数输入输出从高位到低位依次为

Q3、Q2、Q1、Q0构成

8421BCD码异步十进制计数器Q0Q1Q2Q3CT74LS290CP0CP1R0AR0BS9AS9B电路接法计数输入构成

5421BCD码异步十进制计数器从高位到低位依次为

Q0、Q3

、Q2、Q1Q0Q1Q2Q3CT74LS290CP0CP1R0AR0BS9AS9B电路接法输出由上述工作波形可见，该电路构成

8421BCD码加法计数器。Q3Q0Q1Q2CP1245678910310001011000112345要画满一个计数周期！设计数器初态为

0000。000工作波形

Q0

为模2计数器输出端，因此来一个

CP翻转一次。

Q3Q2Q1

为对

Q0

进行五进制计数的输出端。三、移位寄存器型计数器1、环形计数器图5.3.43环形计数器电路将移位寄存器首尾相接，即D0=Q3，那么，在连续不断地输入时钟信号时寄存器里的数据将循环右移。四位环形计数器的状态转换图优点：1、画出波形可以看出，本身是一个节拍脉冲发生器。缺点：2、电路结构简单。1、不能自启动电路。2、没有充分利用电路的状态。修改方法：通过修改逻辑，变成能自启动的电路。在后面时序逻辑电路设计部分介绍。能够自启动的四位环形计数器能够自启动的四位环形计数器的状态转换图2、扭环形计数器扭环形计数器的逻辑电路图D0=Q3扭环形计数器的状态转换图优点：状态利用率较环形计数器提高了一倍。缺点：不能自启动。能够自启动的扭环形计数器通过修改逻辑，变成能够自启动电路。能够自启动扭环形计数器的状态转换图5.3.3顺序脉冲发生器

在计算机和控制系统中，常常要求系统的某些操作按时间顺序分时工作，因此需要产生节拍控制脉冲，以协调各部分的工作。这种能产生节拍脉冲的电路叫做节拍脉冲发生器，又称顺序脉冲发生器或脉冲分配器。脉冲分配器可以用两种方法实现：①当环形计数器工作在每个状态中只有一个1或一个0的循环状态时，环形计数器就是一个顺序脉冲发生器。②设计一个与节拍脉冲周期相同的计数器，把计数器的状态经过译码电路，也可以实现顺序脉冲发生器。图5.3.52用环型计数器作顺序脉冲发生器

（a）电路图（b）电压波形图图5.3.53用计数器和译码器构成的顺序脉冲发生器

（a）电路图（b）电压波形图图5.3.54用中规模集成电路构成的顺序脉冲发生器（

a）电路图（b）电压波形图了解同步时序逻辑电路的设计方法。主要要求：5.4同步时序逻辑电路的设计目的：根据给定的逻辑功能要求，选择适当的逻辑器件，设计出符合要求的时序逻辑电路。

5.3.1时序逻辑电路设计的几种方法同组合逻辑电路设计方法相对应，时序逻辑电路的设计方法也分成三种。（1）SSI----采用尽可能少的标准小规模集成触发器和门电路。（2）MSI----采用标准中、大规模集成组件进行逻辑设计。（3）LSI----采用现场可编程逻辑器件FPGA和复杂可编程逻辑器件CPLD进行设计。一、同步时序逻辑电路的设计方法1.

根据设计要求，设定状态，画出状态转换图2.

状态化简3.

状态分配，列出状态转换编码表4.

选择触发器的类型，求出状态方程、驱动方程、

输出方程5.

根据驱动方程和输出方程画逻辑图6.

检查电路有无自启动能力[例5-1]试用JK触发器设计一个同步六进制加法计数器

解：（1）根据设计要求画出电路的状态转换图如下图所示。（2）状态分配

（3）求输出方程和次态方程计数脉冲个数

C12345600000101001110010100101001110010100000000112110111øøøøøøøø次态卡诺图及输出卡诺图得到状态方程：驱动方程：输出方程：（4）检查电路的自启动能力该电路能自启动

（5）画出其逻辑图如下[例5-2]

试用JK触发器设计一个能实现图5-40所示状态转换的时序逻辑电路。

（1）根据前一个例子可以得到如下的次态卡诺图状态方程如下：驱动方程如下：（2）检查自启动能力将初态010代入特性方程，得到次态为101；将初态101代入特性方程得到次态为010。因此该电路不能自启动。只须修改Q2即可。从而得到：（3）画出逻辑电路图010001010100修改Q2修改Q0010111修改Q1另外也可以通过修改其他的逻辑，比如等等[例5-3]

试设计一个“1111”序列检测器，用来检测串行二进制序列，当连续输入四个或四个以上的1时，检测器输出为1，否则输出为0。（1）建立原始状态转换图（2）状态化简表5-15例5-3的状态转换表现态

次态/输出X=0X=1S0S1S2S3S4S0/0S0/0S0/0S0/0S0/0S1/0S2/0S3/0S4/1S4/1

表5-16例5-3化简后的状态转换表现态次态/输出X=0X=1S0S1S2S3S0/0S0/0S0/0S0/0S1/0S2/0S3/0S3/1（3）状态分配

例5-3状态分配后的状态转换表现态

次态/输出X=0X=10001101100/000/000/000/001/010/011/011/1状态分配后的状态转换图次态卡诺图状态方程驱动方程例5-3的逻辑电路图因为四个状态全部用上，因此肯定能自启动。[例5-4]试用D触发器设计一时序逻辑电路，实现如图所示的输出。分析：实际上是设计一个状态转换已知的计数器。[例5-5]试用JK触发器设计一个时序电路，要求该电路的输出Z与CP之间的关系满足如图所示的波形图。

分析：实际上是设计一个三进制计数器。[例5-6]试用D触发器设计一个可控模计数器，要画出状态转换图和逻辑图。X=0时，计数器

的输出的状态转换为X=1时，计数器

的输出的状态转换为→000→011→110—→000→010→100→110例5-6的状态转换表X

0000000010100110010100110000111000011110011110000状态方程驱动方程检查自启动能力将无效状态代入特性方程后得到状态转换图如下：由图可见这是一个不能自启动电路。将X=1时，状态010的次态修改为101即可自启动

例5-6的逻辑电路图

[例5-7]试用D触发器和门电路设计一个灯光控制电路，要求A、B、C三个灯按下图规律变化。提供CP信号的周期为10S。分析：方法1：设计一个状态转换已知的三进制计数器。需要三个触发器。状态转换依次为111101001。111101001000110ABCQ1Q0方法2：设计一个三进制计数器，状态转换依次为000110，然后再设计一个译码电路，对应关系为[例5-8]试用D触发器和门电路设计一个灯光控制电路，要求A、B、C三个灯按下图规律变化。提供CP信号的周期为10S。与例5-7的区别：有一个状态需要持续20S。因此不能用例5-7的第一种解法。应该采用例5-7的第二种解法。即先设计一个四进制的计数器，然后再译码。例5-8的状态转换表

0001101101101100111111110001状态方程驱动方程输出方程因为两个触发器的四个状态全部被用，因此该电路能自启动。逻辑电路图略。

[例]

设计一个脉冲序列为10100的序列脉冲发生器。即在输入脉冲作用下，周期性地依次输出数码“1、0、1、0、0”。解：设计步骤由于上述5个状态中无重复状态，因此不需要进行状态化简。S0S1S2/1/0S3S4/1/0/0(1)

根据设计要求设定状态，画状态转换图。由于串行输出脉冲序列为10100，故电路应有5种工作状态，将它们分别用S0、S1

、

、S4

表示；将串行输出信号用Y表示，则可列出下图所示的状态转换图。(2)

状态分配，列出状态转换编码表。将电路状态用二进制码进行编码，通常采用自然二进制码。采用的码位数n

与电路状态数N

之间应满足2n≥N>2n-1由于电路有5个状态，因此宜采用三位二进制代码。现采用自然二进制码进行如下编码：S0=000，S1=001，

，S4=100，由此可列出电路状态转换编码表如下：0000001S40001110S31110010S20010100S11100000S0YQ0n+1Q1n+1Q2n+1Q0nQ1nQ2n输出次态现态状态转换顺序(3)根据状态转换编码表求输出方程和状态方程。10Q2nQ1nQ0n01000111×

×0

100×

0Q2nQ1nQ0n01000111×

×0

010×

11010Q2nQ1nQ0n01000111×

×0

001×

110Q2nQ1nQ0n01000111×

×0

001×

1Q2n+1

卡

诺

图Q1n+1

卡

诺

图Q0n+1

卡

诺

图Y

卡

诺

图输出方程为状态方程为nnnnnnnnnnnnnnnnnnnQQQQQQQQQQQQQQQQQQQ002021010101122102101211+==+=+==+++(4)选择触发器类型，并求驱动方程。由于JK

触发器的使用比较灵活，由此设计中多选用JK

触发器。选用JK

触发器。其特性方程为Qn+1=JQn+KQn

，将它与状态方程进行比较，可得驱动方程(5)

根据驱动方程和输

出方程画逻辑图。1,,1,02001012102======KQJQKQJKQQJnnnnnFF01J1KRC1FF11JRC1FF21JC11CPRD1KQ1&R&1K11YQ2Q0Q0

(6)

检查电路有无自启动能力。若电路由于某种原因进入了无效状态，通过继续输入时钟脉冲，能自动进入有效状态的，称为能自启动，否则称不能自启动。将3个无效状态101、110、111代入状态方程计算后，获得的次态010、010、000均为有效状态。例如

Q2nQ1nQ0n=101时：

Q2n+1=1·0·1=0

Q1n+1=1·0+1·0=1

Q0n+1=1·1=0其余同理因此，该电路能自启动。5.4中规模集成时序逻辑电路应用（theapplicationofMSIsequentialcircuit)概述：用触发器附加门电路可以实现时序逻辑电路设计，但步骤很多，很繁琐，而且电路复杂。中规模设计的可能性：由于数字集成电路生产工艺的不断完善，中大规模的通用数字集成电路已大量生产，产品已标准化、系列化，成本低廉，使得许多常用的数字电路都可直接用中大规模集成电路的标准模块来实现。中规模设计的优越性；缩小电路的体积、减少连线、提高电路的可靠性、降低成本。常见的计数器芯片：在需要其他任意一种进制的计数器时，可以用已有的计数器产品经过外电路的不同连接方式得到。计数器芯片有很多，我们只能讲解很少的几种器件，希望能够起到抛砖引玉的作用。

十六进制十进制7位二进制12位二进制14位二进制常用的中规模时序器件有：寄存器移位寄存器计数器（用途最广泛）如何构成

N

进制计数器呢？

(三

)利用异步置0功能获得

N进制计数器（1）利用异步置

0功能获得

N进制计数器[例1]试用

CT74LS290构成六进制计数器。解题思路

利用置

0功能获得

N

进制计数器的关键是：弄清什么时候要加置

0信号。若将输入第

N

个计数脉冲时计数器状态用

SN

表示，则本例中当

S6=0110时应加置

0信号。请按此处跳过刚才已看内容5.4.1集成计数