计算机组成原理-第三章-数字逻辑层

第三章数字逻辑层3.1门和布尔代数

3.1.1门

图3-2基本门的符号和真值表多输入、与或门、与或非门（多路开关）

3.1.2布尔代数

布尔函数描述：1）真值表2）逻辑表达式（公式表示法）:3.1.3布尔函数的实现3.1.4等价电路A+B+C+ABC=A+B+C+AB+AC

M=ABC+ABC+ABC+ABCAB=A+BA+B=ABABC=A+B+C3.2

基本数字逻辑电路3.2.1集成电路

3.2.2组合逻辑电路组合逻辑电路：

电路有多个输入信号和多个输出信号，且输出信号由输入信号的当前的状态唯一确定。时序逻辑电路：

带存储器部件的电路的输出同时依赖于存储器中存储的值和输入变量的状态值。1.多路复用器

n控制信号2nABC000D0001D1…..111D7ABC00000010010001111000101111011111多路分解器2.译码器n2n3.比较器4.可编程逻辑阵列(PLA)。。。。。。。。。3.2.3算术电路

1.移位器2.加法器Sum=ABC+ABC+ABC+ABC=A

B

CCarryout=ABC+ABC+ABC+ABC=BC+AC+AB=AB+(A

B)CCi+1＝Gi

＋PiCi（Gi进位产生函数，Pi（进位传递函数））

串行（行波）进位加法器

进位选择加法器16-bitadders16-bitadders16-bitaddersu0u1C=0C=1C…

串行进位（行波进位）

C1=G0+P0C0

C2=G1+P1C1

C3=G2+P2C2┇Cn=Gn-1+Pn-1Cn-1

并行进位（先行进位）C1=G0+P0C0C2=G1+P1C1=G1+P1(G0+P0C0)C3=G2+P2C2=G2+P2(G1+P1(G0+P0C0))C4=G3+P3C3=G3+P3(G2+P2(G1+P1(G0+P0C0)))C1=G0+P0C0C2=G1+P1G0+P1P0C0C3=G2+P2G1+P2P1G0+P2P1P0C0C4=G3+P3G2+P3P2G1+P3P2P1G0+P3P2P1P0C0四位先行进位加法器CLA

Gi*＝G4i+3+P4i+3G4i+2+P4i+3P4i+2G4i+1+P4i+3P4i+2P4i+1G4iPi*=P4i+3P4i+2P4i+1P4i,i=0,1,2,3C4=G0*+P0*C0C8=G1*+P1*G0*+P1*P0*C0C12=G2*+P2*G1*+P2*P1*G0*+P2*P1*P0*C0C16=G3*+P3*G2*+P3*P2*G1*+P3*P2*P1*G0*+P3*P2*P1*P0*C016位组间行波进位加法器

16位两级先行进位加法器********3.算术逻辑部件(ALU)运算器实验

运算器是计算机中处理数据的功能部件，对数据的处理主要包括对数值数据的算术运算及对逻辑数据的逻辑运算。

基本的运算器主要由算术逻辑单元ALU、寄存器组、ALU输入选择及输出控制四部分组成。ALU实现对数据的处理。寄存器组向ALU提供操作数与暂存运算结果。ALU输入选择对需要送往ALU处理的多种数据进行选择。输出控制是对运算结果的输出进行控制。

位片式运算器AM2901逻辑结构编码功能I5

I4I3LLLR+SLLHS－RLHLR－SLHHR∨SHLLR∧SHLHR∧SHHLR∨SHHHR∨S编码ALU操作数组合I2I1I0RSLLLAQLLHABLHL0QLHH0BHLL0AHLHDAHHLDQHHHD01、算术逻辑单元ALU

ALU的功能选择

2、多路选择器

3、通用寄存器组ALU的输入数据选择4、移位器

5、Q寄存器编码功能I8I7I6寄存器组Q寄存器Y输出LLL－F→QFLLH－－FLHLF→B－ALHHF→B－FHLLF/2→BQ/2→QFHLHF/2→B－FHHL2F→B2Q→QFHHH2F→B－F数据传送控制3.2.4时钟C1C2C1C2C1C2C1C2时钟时钟周期时钟信号

：边沿信号，上升沿（下降沿）

电平信号，时间间隔3.3内存

时序电路3.3.1锁存器（电平触发，状态转变发生在

时钟信号为1或为0时）

3.3.2触发器（边沿触发，状态转变发生在

时钟信号从0变为1或从1变为0时）3.3.3寄存器3.3.4内存组成图3-29(4×3内存)组成:8个输入信号:I0I1I2(data)A0A1(address)CS(ChipSelect)RD(distinguishingreadandwrite)OE(OutputEnable)3个输出信号:O0O1O2(data)三个组成部分:2-4译码器,4×3存储器,三个非反向缓冲器(三态器件)工作原理:

设置片选信号CS为高，选中这个芯片,2-4译码器根据地址A0

和A1的值选择一个字（如字1）。写:RD=0,CS•RD=1,使能被选择字1的写门，驱动被选择字1的所有的CK信号，装入输入数据。读:RD=1,CS•RD=0,所有写门被禁止，任何触发器的内容不会改变。被选择字的字选择线（字选择信号）使能与门并由或门输出数据。

当CS=RD=OE=1时，将读出的数据输出。

3.3.5内存芯片术语:信号有效（asserted）:将一个信号设置成可使某个动作发生称为信号有效。CS(high),CS(low)

片选信号(CS):它有效表明该芯片被选中。

写使能信号(WE):有效表示现在进行的内存操作是写。输出使能(OE):有效则驱动芯片数据的输出××××××××××××××××222216b4096Kb=222=211×211构造一个32位字的存储器:4096Kb×32=2122102223=2422023=16MB512K×8×4=292102322=222023=2MB

××512Mb内存芯片的两种组织方式

3.3.6RAM和ROM1.RAM(随机访问存储器)

(1)静态RAM(SRAM)

静态RAM(SRAM)内部用的是类似于D触发器的电路，它的速度快，一般访问时间是几个纳秒，而且只要不断电，存放在里面的数据能永久保存，但容量较小，广泛用在第2级高速缓存中。(2)动态RAM(DRAM）

动态RAM(DRAM)用晶体管和小电容组成的存储单元构成的阵列存放数据，通过电容的充电和放电来存放0和1。由于存放在电容中的电荷会泄露，动

态RAM中的每一位在几个毫秒的时间内都需刷新（重写）一次，以防止数据丢失。DRAM存储密度很高（主存），但速度较慢（几十纳秒），而且刷新过程需要有外部电路支持，外部接口比静态要复杂。刷新目的刷新按行进行，类似读操作三种刷新方式：集中、分散、异步(3)几种类型的动态RAM芯片FPM(快页型)动态RAMEDO(扩展数据输出)型动态RAMSDRAM(同步动态RAM)DDRSDRAM(双倍数据速率SDRAM)2.ROM(只读存储器)—非易失性内存芯片

ROM存放的内容只能读，不能被改变或擦除（不能写）。ROM中的信息一旦写入就固定下来，而且断电后信息也不会丢失。PROM(可编程ROM);EPROM(可擦除PROM);

几种存储类型的比较EEPROM(电擦除PROM);Flashmemory（闪存）16(10).下列有关RAM和ROM得叙述中正确的是()I.RAM是易失性存储器，ROM是非易失性存储器II.RAM和ROM都是采用随机存取方式进行信息访问III.RAM和ROM都可用做CacheIV.RAM和ROM都需要进行刷新

A.仅I和IIB.仅II和IIIC.仅I，II，IIID.仅II，III，IV14(11).下列各类存储器中，不采用随机存取方式的是A.EPROMB.CDROMC.DRAMD.SRAM16(12)、下列关于闪存（FlashMemory）的叙述中，错误的是A.信息可读、可写，并且读、写速度一样快B.存储元由MOS管组成，是一种半导体存储器C.掉电后信息不丢失，是一种非易失性存储器D.采用随机访问方式，可替代计算机外部存储器提高存储器性能途径

1）主存的并行读写技术

一个工作周期主存可以读出多个主存字。两种方案：

①一体多字方案优点：通过加宽每个主存单元的宽度，使每个主存单元同时存储几个主存字，每次读操作能够同时读出几个主存字，使得读出一个主存字的平均读出时间变为原来的几分之一。缺点：每次读出的几个主存字需要一个位数足够多的寄存器缓存，等待数据总线，分几次被传送。数据总线②多体交叉编址技术（多模块存储器）将主存储器分成几个能独立读写、容量相同、字长为一个主存字的存储体，通过合理的组织，使几个存储体协同动作，从而提供比单个存储体更高的读写速度。两种读写方式：同一个读写周期同时启动所有体的读写操作（低位交叉编址）；顺序轮流启动各自的读写周期（高位交叉编址）。低位交叉编址方式，把连续的主存字分配到不同的存储体中。

低位交叉编址使得低位地址经过译码后选择不同的存储体，依据程序运行的局部性原理，则各个存储体就可以并行工作，大大提高了主存的访问速度。

2)支持成组数据传送

成组数据传送方式是指用于提高在数据总线上的数据传送能力的一种技术，即通过地址总线传送一次地址后，能连续在数据总线上传送多个（1组）数据。存储器实验RAM组织：选用已有芯片构建存储器

1）RAM芯片的并联（位扩展）1Ｋ×４1Ｋ×８2）RAM芯片的串联（字扩展）1Ｋ×8

2Ｋ×８3）RAM芯片的混联（字、位扩展）1K×42K×8字扩展1Ｋ×４2Ｋ×８位扩展字位扩展地址范围RAM1+RAM200000000000000H011111111113FFHRAM3+RAM410000000000400H111111111117FFH15(09),某计算机主存容量为64KB。其中ROM区为4KB，其余为RAM区，按字节编址。现在要用2K*8位的ROM芯片和4K*4位的RAM芯片来设计该存储器，则需要上述规格的ROM芯片数和RAM芯片数分别是A.1、15B.2、15C.1、30D.2、3015（10）、假定用若干个2Kx4位芯片组成一个8Kx8位存储器，则0B1FH所在芯片的最小地址是()

A.0000HB.0600HC.0700HD.0800H1)00000000000000000000H000001111111111107FFH2)00001000000000000800H00001111111111110FFFH3)00010000000000001000H000101111111111117FFH4)00011000000000001800H00011111111111111FFFH3.4CPU芯片和总线3.4.1CPU芯片m2mnn

CPU芯片上的管脚可分成三类：地址、数据和控制信号。

决定CPU性能的两个关键参数是地址信号和数据信号的管脚数。如果CPU芯片有m个地址信号管脚，则最多可寻址2m个地址空间，有n个数据管脚，则一次读写操作可以读出或写入一个n位的字。控制信号：

总线控制信号

中断信号

总线仲裁信号

协处理器信号

状态信号

其他控制信号3.4.2计算机总线本章主要讨论连接CPU和内存、外设的总线（外部总线）总线协议——总线工作的原则。总线工作原理：主设备：能自行对总线的数据传输进行初始化的主动型设备从设备：只能等待CPU的启动命令的被动型设备总线接口芯片(三态门或集电极开路(线或):

总线驱动器(主设备)

总线接收器(从设备)

总线转发器(主、从设备)3.4.3总线宽度

总线宽度指地址、数据线的位数，是总线设计中最明显的一个参数。3.4.4总线时钟

同步总线：有一条由晶振驱动的方波信号线，其方波频率一般在5-100MHz之间。总线的所有操作都将占用其中的几个完整方波。

总线周期：一个方波的时间

异步总线：不存在一个起控制作用的时钟。它的总线周期可以是总线操作所需的任意长度，并不要求其上面的所有设备都保持一致。1.同步总线

同步总线上的读时序时钟频率100MHz，时钟周期10ns假设读内存在地址建立后还需15ns时间一些关键时间的要求2.异步总线全握手3.4.5总线仲裁

如果两个或多个设备同时想要成为总线的主设备时，为防止总线冲突，就必须采用一些总线仲裁机制。

仲裁机制可以分为集中式和竞争式两种。1.集中式总线仲裁

图3-392.竞争式总线仲裁总线空闲：否，不能使用

是，若In为低，不能使用，并将其Out置低。

若In为高，可以使用，并将其Out置低。3.4.6总线操作

总线的性能指标总线周期：一次总线操作所需的时间。总线宽度：笼统地说，即一个总线所设置的传输信号线（或线缆）的数目。具体来说，又可分为数据总线宽度和地址总线宽度。数据总线宽度指一个总线内设置的用于传输数据的信号线数目，即总线上一次能同时传输的数据的位数。在总线工作频率一定的条件下，数据总线单位时间内的数据传输量（总线带宽）与数据总线的宽度成正比，因此，数据总线的宽度是决定计算机性能的一个关键特性。

地址总线宽度，决定计算机系统的寻址能力。

总线工作频率：协调总线上各种操作的时钟频率，时钟频率越高，总线的操作就越快。

总线带宽：单位时间内总线所能传输的最大数据量。总线带宽是总线能提供的数据传送速率，通常用每秒传送信息的字节数（或位数）来表示MB/s。总线带宽=（数据总线宽度/8）×（总线工作频率（MHz）

总线负载能力：限定在总线上可以连接模块（部件）的最大数目。20(09)、假设某系统总线在一个总线周期中并行传输4字节数据，一个总线周期占用2个时钟周期，总线时钟频率为10MHz，则总线带宽（）

A10MB/sB20MB/sC40MB/sD80MB/s20(11)在系统总线的数据线上,不可能传输的是A.指令B.操作数C.握手（应答信号）D.中断类型信号例：在一个16位的总线系统中，若时钟频率为100MHz,总线数据周期为5个时钟周期传输一个字，计算总线的数据传输率。解：1个时钟周期=1/(100×)=0.01us5个时钟周期=0.05us数据传输率=16bit/0.05=40×Ｂ/s19（12）、某同步总线的时钟频率为100MHz，宽度为32位，地址/数据线复用，每传输一个地址或数据占用一个时钟周期。若该总线支持突发（猝发）传输方式，则一次“主存写”总线事务传输128位数据所需要的时间至少是A.20nsB.40nsC.50nsD.80ns3.5CPU芯片举例3.5.1Pentium4图3-34Pentium4

的物理管脚图

图3-45Pentium4管脚的逻辑图1.Pentium4管脚的逻辑图2.Pentium4内存总线上的流水图3-46Pentium4内存总线上的流水3.5.2UltraSPARCⅢ

图3-47TheUltraSPARCIIICPU芯片图3-48UltraSPARCIII系统的核心组成3.5.38051图3-498051的物理管脚图图3-508051的逻辑管脚图3.6总线举例3.6.1ISA总线

51Microchannel(PS/2)ISA带宽16.7MB/sEISA(扩展ISA)带宽33.3MB/s1024×768×3×30＝67.5MB/s67.5×2=135MB/S

3.6.2PCI(外部组件互联)总线33MHz(32bit)带宽133MB/s66MHz(64bit)带宽528MB/s

图3-52早期Pentium系统的体系结构图3-53现代Pentium4的总线结构1.PCI总线仲裁2.PCI总线信号54#553.PCI总线事务56图3-57典型的PCIExpress系统3.6.3PCIExpress3.6.4通用串行总线(USB)

USB支持4种类型的帧：•控制帧用于配置设备，对设备发出命令，并查询它们的状态。

•同步帧用于那些需要以精确的时间间隔发送和接收数据的实时设备（麦克风、扬声器、电话等).•块传送帧用于对数据没有实时要求的设备(打印机)的大批量数据传送。•由于USB并不支持中断，所以还需要中断帧。

帧由一个或多个包组成,共有4种类型的包:•令牌包从根传送到设备，用于系统控制,IN,OUT).•数据包DATA用来双向传送最多可达64字节的信息.•握手包有3种类型：ACK（前面的数据包已正确接收）、NAK（检测到CRC错）和STALL（请稍候――我现在很忙）。•特别包

(SOF9例：下列选项中，体现总线标准发展历程的是()

AISAEISAVESAPCIBPCIEISAISAVESACEISAVESAPCIISADISAEISAPCIVESA例：下列选项中正确的是（）①PCI总线连接各种高速的PCI设备②PCI总线是一个与处理器无关的高速外围总线③PCI总线采用分布式仲裁策略④PCI总线采用异步时序协议A仅②③B仅①②C仅③④D仅①②③例：下列有关PCI总线基本概念描述中不正确的句子是（）APCI总线采用异步时序协议BPCI总线的基本传输机制是猝发式传送CPCI设备可以是主设备，也可以是从设备D系统中允许有多条PCI总线例：PCI总线是一个高带宽且与处理器无关的标准总线，下面描述中不正确的是（）A采用同步定时协议B采用分布式仲裁策略C具有自动配置能力D适合于低成本的小系统20（10）下列选项中的英文缩写均为总线标准的是（）A.PCI、CRT、USB、EISAB.ISA、CPI、VESA、EISAC.ISA、SCSI、RAM、MIPSD.ISA、EISA、PCI、PCI-Express20（12）、下列关于USB总线特性的描述中，错误的是A.可实现外设的即插即用和热插拔B.可通过级联方式连接多台外设C.是一种通信总线，可以连接不同外设D.同时可传输2位数据，数据传输率高3.7接口电路3.7.1I/O芯片UART,USART,CRT控制器,disk控制器和PIO.方式0:基本I/O方式方式1:通用I/O方式方式2:双向传输方式A1A0R