EDA技术课后答案

EDA习题第一章

1.1EDA的英文全称是什么？EDA的中文含义是什么？

答：EDA即ElectronicDesignAutomation的缩写，直译为:电子设计自动化。

1.2什么叫EDA技术？

答EDA技术有狭义和广义之分，狭义EDA技术就是以大规模可编程规律器件为设计载体，

以硬件描述语言为系统规律描述的主要表达方式，以计算机、大规模可编程规律渊件的开发软

件及试验开发系统为设计工具，通过有关的开发软件，自动完成用软件的方式设计的电子系统

到硬件系统的规律编译、规律化简、规律分割、规律综合及优化、规律布局布线、规律仿真,

直至完成对于特定目标芯片的适配编译、规律映射、编程下载等工作，最终形成集成电子系

统或专用集成芯片的一门技术，或称为IES/ASIC自动设计技术。

13利用EDA技术进展电子系统的设计有什么特点？

答：①用软件的方式设计硬件；②用软件方式设计的系统到硬件系统的转换是由有关的开

发软件自动完成的；③设计过程中可用有关软件进展各种仿真；④系统可现场编程，在线

升级；⑤整个系统可集成在一个芯片上，体积小、功耗低、牢靠性高。

1.4从使用的角度来讲，EDA技术主要包括几个方面的内容？这几个方面在整个电子系统的

设计中分别起什么作用？

答：EDA技术的学习主要应把握四个方面的内容：①大规模可编程规律器件；②硬件描述

语言；③软件开发工具；④试验开发系统。其中，硬件描述语言是重点。

对于大规模可编程规律器件，主要是了解其分类、根本构造、工作原理、各厂家产品的系列、性能

指标以及如何选用，而对于各个产品的具休构造不必争论过细。

对于硬件描述语言，除了把握根本语法规定外，更重要的是要理解VHDL的三个“精华”：软件

的强数据类型与硬件电路的惟一性、硬件行为的并行性打算了VHDL语言的并行性、软件仿

真的挨次性与实际硬件行为的并行性；要把握系统的分析与建模方法，能够将各种根本语法规

定娴熟地运用于自己的设计中。

对于软件开发工具，应娴熟把握从源程序的编辑、规律综合、规律适配以及各种仿真、硬件验

证各步骤的使用。

对于试验开发系统，主要能够依据自己所拥有的设备，娴熟地进展硬件验证或变通地进展硬件

验证。

1.5什么叫可编程规律器件（简称PLD）?FPGA和CPLD的中文含义分别是什么？国际上生

产FPGA/CPLD的主流公司，并且在国内占有较大市场份额的主要有哪几家？其产品系列有

哪些？其可用规律门/等效门数大约在什么范围？

答：可编程规律器件（简称PLD）是一种由用户编程以实现某种规律功能的型规律器件。

FPGA和CPLD分别是现场可编程门阵列和简洁可编程规律器件的简称。

国际上生产FPGA/CPLD的主流公司，并且在国内占有市场份额较大的主要是Xilinx,

Altera,Lattice三家公司。

Xilinx公司的FPGA器件有XC2023,XC3000,XC4000,XC4000E,XC4000XLA,XC5200系列等，

可用门数为1200〜18000：Altera公司的CPLD器件有FLEX6000,FLEX8000,FLEX10K,FLEX10KE

系列等，供给门数为5000—25000；Lattice公司的ISP-PLD器件有ispLSHOOO,ispLSI2023,

ispLSI3000,ispLSI6000系列等,集成度可多达25000个PLD等效门。

1.6FPGA和CPLD各包括几个根本组成局部？

答：FPGA在构造上主要分为三个局部，即可编程规律单元，可编程输入/输出单元和可编程连

线三个局部。CPLD在构造上主要包括三个局部，即可编程规律宏单元，可编程输入/输出单

元和可编程内部连线。

1.7FPGA/CPLD有什么特点？二者在存储规律信息方面有什么区分？在实际使用中，在什

么状况下选用CPLD,在什么状况下选用FPGA?

1.8常用的硬件描述语言有哪几种？这些硬件描述语言在规律描述方面有什么区分？

答：常用的硬件描述语言有VHDL、Verilog、ABEL。

VHDL：作为IEEE的工业标准硬件描述语言，在电子工程领域，已成为事实上的通用硬件描

述语言;规律综合力气强，适合行为描述,

Verilog：支持的EDA工具较多，适用于RTL级和门电路级的描述，其综合过程较VHDL稍简

洁，但其在高级描述方面不如VHDL。

ABEL：一种支持各种不同输入方式的HDL,被广泛用于各种可编程规律落件的规律功能设计，

由于其语言描述的独立性，因而适用于各种不同规模的可编程器件的设计。

1.9目前比较流行的、主流厂家的EDA的软件工具有哪些？这些开发软件的主要区分是什

么？

答：目前比较流行的、主流厂家的EDA的软件工具有Altera的MAX+plusILLattice的ispEXPERT、

Xilinx的FoundationSeries。

1.10对于目标器件为FPGA/CPLD的VHDL设计，其工程设计包括几个主要步骤？每步的作

用是什么？每步的结果是什么？

答：第一:需要进展“源程序的编辑和编译”一用确定的规律表达手段将设计表达出来；其次：要

进展“规律综合”…将用确定的规律表达手段将表达出来的设计经过一系列的操作，分解成

一系列的规律电路及对应的关系（电路分解）：

第三：要进展目标器件的“布线/适配”一在选用的目标器件中建立这些根本规律电路的对

应关系（规律实现）

第四：目标器件的编程下载一将前面的软件设计经过编程变成具体的设计系统（物理实现）；

最终要进展硬件仿真/硬件测试…验证所设计的系统是否符合要求。同时，在设计过程中要

进展有关“仿真”一模拟有关设计结果与设计设想是否相符。设计根本流程如图1-1所示。

1.11名词解释：规律综合、规律适配、行为仿真、功能仿真、时序仿直。

答：规律综合：规律综合器的功能就是将设计者在EDA平台上完成的针对某个系统工程的

HDL、原理图或状态图形的描述，针对给定硬件构造组件进展编译、优化、转换和综合，最

终获得门级电路甚至更底层的电路描述文件。由此可见，综合器工作前，必需给定最终实现的

硬件构造参数，它的功能就是将软件描述与给定硬件构造用某种网表文件的方式联系起来。

明显，综合器是软件描述与硬件实现的一座桥梁。综合过程就是将电路的高级语言描述转换成

低级的，可与FPGA/CPLD或构成ASIC的门阵列根本构造相映射的网表文件。

规律适配：适配器的功能是将由综合器产生的网表文件配置于指定的目标器件中，产生最终的

下载文件，如JEDEC格式的文件。适配所选定的目标器件（FPGA/CPLD芯片）必需属于原综合

器指定的目标器件系列。

行为仿真：在综合以前可以先对VHDL所描述的内容进展行为仿真，马上VHDL设计源程序

直接送到VHDL仿真器中仿真，这就是所谓的VHDL行为仿真。由于此时的仿真只是依据

VHDL的语义进展的，与具体电路没有关系。

功能仿真：仅对VHDL描述的规律功能进展测试模拟，以了解其实现的功能是否满足原设计

的要求，仿真过程不涉及具体器件的硬件特性，如延时特性。

时序仿真：时序仿真是接近真实器件运行的仿真，仿真过程中已将器件特性考虑进去了，因而，

仿真精度要高得多“但时序仿真的仿真文件必需来自针对具体器件的布线/适配器所产生的

仿真文件。综合后所得的EDIF/XNF门级网表文件通常作为FPGA布线器或CPLD适配器的输

入文件。通过布线/适配的处理后，布线/适配器将生成一个VHDL网表文件，这个网表文件

中包含了较为准确的延时信息，网表文件中描述的电路构造与布线/适配后的结果是全都的。

此时，将这个VHDL网表文件送到VHDL仿真器中进展仿真，就可以得到准确的时序仿真结

果了

2-1

普：对于PLD产一殷分为：油于乘枳项(ProducL-Tcrm)技术.

IU”竽h〉T2的中小观桃PLD,以及中;于森找去Sgk-Up技术，SRAMT：2的

大欣模PLD/FPGA.EEPROMTPLD/应小，步HI于5,060门以下的小规模设计，

运合做电杂的组合电讯，如评码.SRAM工艺的PLDFPGA,密度高，触发器多，安用于

1O,000口以上的大烟模设计，适合做苴杂的时序遗料，如数字信号处理和各种尊

法。

2-3

lorn公司、Xilinx公司、Lualie。公司方CPLD锯件系列、FTGA系

列-ISPLS】和pLSI庄辑赚件整列.I：PGA降件H,行高密欣、高速率、豕列化、标

准化.小型化、衣功傀、低功杆、低血本，战计

院酒方低，可无限次反或编电.*「1现场博加“认尬证安箱点.

2-4

答：CFU)的英文全称班CwlexProKrKsnuiblutoxicDevice.CPLD的结构

主要由宏◎元.“J掠松迷饯和I/O控制域三部分构成公元触忒小籍构.H俊

权建歧负优信与传诩.处核所”的寄取元.1/0控制决抽费储人施小的电气特性

性制.

2-5

0:FPGA册的:M有通文、向速中~费利化.航次化•小型化、

务功催、低功，E、低胆本•设计火酒力“『兀国次反复归松・弁W现均铁相

网送的征等特点・DL交付Mi佻产前世行和1司封般形式的推模设计.

2-6

,的典文全称把HroKFuiusubleGuluArray.l；gA的绪构土

俣由打0程理ttf欢（CLB）C土1K由注粗函畋发生WU触发:藏、敢训选抒腓呼电Mttl

阑）、摘入/检H1模收《150（上要由他人岫发那、输人康绅期和摘曲岫坡/顿"删、

愉舟缓州制力1成,1U个IOB为!制一个小脚•匕们可楂比黄为借入、摘Hi或双向1/0

1sr/•

功健。》及可编程互连班词（PIR）（由许条金属线应构成，这些金属线理加七可编程

开关.通过自动布线实现各种电跳的连接,从而实现I'PGA内部的CLI3和CLB之间、

CLB和IOB之间的旌掇）警3种“『编程电路和一个SRAM结构的BC*CT方仲单元组成“

CU3是灰现逆假功佗的法本单元,它们通常观喇地怦列成一个阵列，傲布于格个

芯H中；可编程播入/输出模块（IOB）主弟完成芯片上的理第9夕卜部弓I脚的接口,

立间济才作列在拈片•的四附二可缄松五连加湎（PLR）包招各种K位的注墟线风和

些川编桎连投开大，亡们将各个CLB之间或CLB勺TOB之间以及I0B之「可连椎血

来，构成特延功能的市略.

2.7

6什么叫FPGA的42宣槌式2FPGA那件后哪儿种配苴模式？/种Rd式模式

有什么付点？FFGA的BC爸流程如何？

符：FPGA的配笆模式是指FPGA用来完成设计时的胆箱西！笆《矩指用户设“辎I

入并编译后的敖协:由宜文件，构其址入PPGA芯J1内部的“JN立江体器的过程，的

称下载.只有•经过受钙函代后，FPGA才能实现用广所福理的速健功佗》和外部卷

接方代.FPGAF5种配置模式,分冽是主动中行配忖模式•主动川行配置模

式，外设闺比模式，从动中行HCH横式，纳花隹配置横大.主动中行闺比横式椅点：

曲抨生动申行榜大任寸，需诬例如一个夕卜那甲狞存体牌EPROM或PROM,力先将■屈僵

数押iF入夕卜部存储符.［修当电海授迪后,FPGA将自动地从夕卜部中行PROM成EPROM

”.读取中行BC图妣明。主动并

3.1比较常用硬件描述语言VHDL、Verilog和ABEL语言的优劣。

1.VHDL：描述语言层次较高，不易把握底层电路，对综合器的性能要求较高。有多种

EDA工具选择，已成为IEEE标准。

应用VHDL进展工程设计的优点是多方面的，具体如下：

（1）与其他的硬件描述语言相比，VHDL具有更强的行为描述力气。

（2）VHDL具有丰富的仿真语句和库函数，使得在任何大系统的设计早期，就能查验设计系

统的功能可行性，随时可对系统进展仿真模拟，使设计者对整个工程的构造和功能可行性做出

推断。

（3）VHDL语句的行为描述力气和程序构造，打算了它具有支持大规模设计的分解和已

有设计的再利用功能。

（4）用VHDL完成一个确定的设计，可以利用EDA工具进展规律综合和优化，并自动把

VHDL描述设计转变成门级网表（依据不同的实现芯片）。（5）VHDL对设计的描述具有相

对独立性。

（6）VHDL具有类属描述语句和子程序调用等功能，对于完成的设计，在不转变源程序的条

件下，只需转变类属参量或函数，就能轻易地转变设计的规模和构造。

2.Verilog:设计者需要了解电路的构造细节，对综合器的性能要求较低.有多种EDA工具选

择，已成为IEEE标准。

3.ABEL:设计者需要了解电路的构造细节，对综合器的性能要求较低。支持ABEL的综合器只有

一家，ABEL正朝国际化标准努力。

3.2VHDL程序一般包括几个组成局部？每局部的作用是什么？

（1）三个根本组成局部：库、程序包使用说明，实体描述和实体对应的构造体描述。（2）库、

程序包使用说明：用于翻开调用本设计实体将用到的库、程序包实体描述：用于描述

该设计实体与外界的接口信号说明

构造体描述：用于描述该设计实体内部的组成及内部工作的规律关系

构造体配置语句主要用于层次化的方式对特定的设计实体进展元件的例化，或是为实体

选定某个特定的构造体

3.3VHDL语言中数据对象有几种？各种数据对象的作用范围如何？各种数据对象的实际

物理含义是什么？

（1）数据对象有三种：变量、常量、信号

（2）常量的作用范围取决于其所定义的位置。假设在程序包中定义，则可以用在调用该程

序包的全部设计实体中。假设定义在实体中，则可在这个实体的全部构造体中使用。假设定义

在结构体中，则只能用于该构造体。假设定义在进程/子程序中，则只能用于该进程/子

程序。变量属于局部量，作用范曲仅限于所定义的进程或子程序内部。

信号属于全局量，作用范围取决于其所定义的位置。假设在程序包中定义，则可以用在调

用该程序包的全部设计实体中。假设定义在实体中，则可在这个实体的全部构造体中使用。假

设定义在构造体中，则只能用于该构造体。

（3）信号表示硬件中的连线，用于各并行语句模块之间的通信。变量一般用于存储局部临

时数据。常量表示电路中的恒定电平，可使代码中常数易于阅读和修改。

3.4什么叫标识符？VHDL的根本标识符是怎样规定的？

（1）标识符用来定义常量、变量、信号、端口、子程序或者参数的名字。

（2）VHDL的根本标识符就是以英文字母开头，不连续使用下划线，不以下划线结尾的，由

26个英文大小写字母，数字0-9以及下划线组成的字符串。

3.5信号和变量在描述和使用时有哪些主要区分？

（1）变量只能在进程或子程序内部定义，用于存储局部/临时数据。信号只能在进程或子程

序的外部定义，表示硬件中的连线，用于各并行语句模块之间的通信。

（2）信号用signal关键字定义，赋值符号为“<="。变量用variable关键字定义，赋值符号

为“：="

（3）信号赋值，可以设定延时量，需要延时一段时间后才执行；变量赋值马上执行。

3.6VHDL语言中的标准数据类型有哪几类？用户可以自己定义的数据类型有哪几类？并

简洁介绍各数据类型C

（1）标量型：属单元素最根本的数据类型，通常用于描述一个单值数据对象，它包括实数

类型、整数类型、枚举类型和时何类型。

复合类型：可以由细小的数据类型复合而成，如可有标量复合而成。兔合类型主要有

数组型和记录型。

存取类型：为给定的数据类型的数据对象供给存取方式。文件类型：用于供给多

值存取类型。

（2）用户可自定义的数据类型：或举类型、整数类型、数组类型、记录类型、时间类型、

实数类型等

3.7BIT数据类型和STD_LOGIC数据类型有什么区分？

BIT数据类型只能取值。或1,而STD_LOGIC数据类型是BIT数据类型的扩展，除了。和

1外，还包括7种数据类型，分别是U,X,Z,W,L,H,_

3.8用户怎样自定义数据类型？试举例说明。

利用类型定义语句TYPE和子类型定义语句SUBTYPE实现。

如TYPEWEEKIS(SON,MON,TUE,WED,THU,FRI,SAT)SUBTYPEDIGITSINTEGERRANGE0TO9

3.9VHDL语言有哪几类操作符？在一个表达式中有多种操作符时应按怎样的准则进展运

算？以下三个表达式是否等效：①A<=NOTBANDCORD;②A<=(NOTBANDC)ORD;③

A<=NOTBAND(CORD).

(1)主要有四种操作符规律运算符，关系运算符，算术运算符，符号运算符此外还有重载运

算符。(2)依据操作符的优先级凹凸进展运算

(3)这三个表达式不等效。1式表达错误，对同一优先级的不同运算符应加上括号。2和

3式的运算挨次不同。

3.16在CASE语句中在什么状况下可以不要WHENOTHERS语句？在什么状况下确定要

WHENOTHERS语句？

答：case语句执行时，依据选择表达式的值来选择执行哪个挨次语句，要求对于选择表达式的

每个可能取值，有且仅有一个选择值与之匹配。因此，当已列出的选择值能够掩盖选择表达式

的全部可能取值时，可以不要whenothers语句。否则，要用whenothers表示其它未列出

的选择值。

a.用IF语句设计一个四一十六译码器

PROCESS(Gl/g2a,g2b,sel)

begin

if(gl="1"andg2a="0"andg2b="0")then

if(sel="0000w)theny<=w1111111111111110“；

elsif(sel="0001u)theny<=111111111111110

1"；

elsif(sel="0010u)theny<=<*111111111111101

1“；

elsif(sel=u00UM)theny<=i(111111111111011

1"；

elsif(sel="01000)theny<=<*111111111110111

1"；

elsif(sel="01014<)theny<=^111111111101111

1"；

elsif(sel="0110w)theny<=111111111011111

1"；

elsif(sel="0111M)theny<=111111110111111

1“；

elsif(sel="1000a)theny<=111111101111111

1"；

elsif(sel="1001”)theny<=u111111011111111

1"；

elsif(sel="1010rt)theny<=a111110111111111

1"；

elsif(sel="1011w)theny<=u111101111111111

1“；

elsif(sel="1100u)theny<=u111011111111111

1“；

elsif(sel="1101u)theny<=110111111111111

1“；

elsif(sel="1110u)theny<=u101111111111111

1"；elsif(sel="1111”)then

y<=0111111111111111“；else

y<="XXXXXXXXXXXXXXXX

«./

endif;

elseY<=01111111111111111”；

endif;

endprocess;

b.用CASE语句设计一个四一十六译码器

caseseiis

when“0000"=>y<=(t11111111111111

10when

“0001"=>y<=a1111111111111101“；

when

“0010"=>y<=w1111111111111011”；

when

“0011"=>y<=^1111111111110111”；

when“0100"=>y<=^11111111111011

11“；

when**0101**=>y<=<*11111111110111

11when

“0110"=>y<=1111111110111111“；

when

“0111M=>y<=u1111111101111111"；

when

“1000"=>y<=^1111111011111111“；

when

“1001u=>y<=a1111110111111111"；

when

“1010"=>y<=^1111101111111111"；

when

“1011"=>y<=1111011111111111"；

when

“1100"=>y<=^1110111111111111"；

when

“1101"=>y<=1101111111111111“；

when

“1110M=>y<=M1011111111111111"；

when

“1111"=>y<=a0111111111111111“；

whenothers=>y<="XXXXXXXXXXXXXXXX"；

endcase

3.22什么叫进程语句？你是如何理解进程语句的并行性和挨次性的双重特性的？

(1)进程实际上是挨次语句描述的一种进程过程，进程是用于描述大事的，process语句构

造包含了一个代表实体中局部规律行为的独立的挨次语句描述的进程

(2)一个构造体中可以有多个并行