数字逻辑设计 - 触发器 Flip-Flops 和时序电路

触发器

Flip-Flops和时序电路数字系统设计NAND

Latch

(a)

NAND

latch;

(b)

function

table.22015

ZDMC复习数字系统设计NOR

Gate

Latch

(a)

NOR

gate

latch(b)

function

table(c)

simplified

blocksymbol32015

ZDMC复习42015

ZDMCMaster-Slave

Structure

Break

flow

by

alternating

clocks

(like

an

air-lock)

Use

positive

clock

to

latch

inputs

into

one

R-S

latch

Use

negative

clock

to

change

outputs

with

another

R-S

latchView

pair

as

one

basic

unit

master-slave

flip-flop

twice

as

much

logic

output

changes

a

few

gate

delays

after

the

falling

edge

of

clock

but

does

not

affect

any

cascaded

flip-flopsmaster

stageslave

stageP'P

CLK数字系统设计RSQ'

QRSQ'

QRS复习数字系统设计52015

ZDMC

脉冲触发的触发器一、电路结构与工作原理提高可靠性，要求每个CLK

周期输出状态只能改变1次数字系统设计62015

ZDMC所以每个clk周期，输出状态只可能改变一次

1.

主从SR触发器

(1)clk

1时，“主”按S,R翻转，“从”保持

(2)clk下降沿到达时，“主”保持，“从”根据“主”的状态翻转XX00X

X0

00

11100110

00

11

01

11

01

111001*1*CLK

S

R

Q

Q*Qn0172015

ZDMC

2.

主从JK触发器为解除约束即使出现S

R

1的情况下，Q*也是确定的

JK主从SRQ

Q’QQ’CLK数字系统设计

Q

0，“主”

1

Q

0，“主”保持0

Q

0若Q

0,则“主”置1数字系统设计

clk

后，“从”

1

Q*

“主”保持1

*1,主从SR

JK

Q

Q’(1)若J

1,K

0则clk

1时，QQ’CLK“主”保持

clk

后，“从”保持

Q*

1

*(3)若J

K

0则clk

1时，

clk

后，“从”

(Q*)

8(4)若J

K

1则clk

1时，若Q*

1,则“主”置0

*

2015

ZDMC

clk

后，“从”

0

Q*

1，“主”

0

*(2)若J

0,K

1则clk

1时，数字系统设计92015

ZDMCXX00110011CLK

J

K

Q

Q*Q*01110010XX00110011X

X0

00

10

00

11

01

11

01

1(5)

列出真值表

CLK

S

R

Q

Q*主从SRQ*0111001*1*

J

KX

X0

00

10

00

11

01

11

01

1

Q

Q’QQ’CLK11

D数字系统设计Clk=1RS0D’D’D

0QQ’negative

edge-triggered

D

flip-flop

(D-FF)

4-5

gate

delaysmust

respect

setup

and

hold

time

constraints

to

successfully

capture

inputcharacteristic

equation

Q(t+1)

=

Dholds

D'

whenclock

goes

lowholds

D

whenclock

goes

low

2015

ZDMCEdge-Triggered

Flip-Flops

More

efficient

solution:

only

6

gates

sensitive

to

inputs

only

near

edge

of

clock

signal

(not

while

high)复习D数字系统设计122015

ZDMCQClk=0

DR

S

D

D’when

clock

goes

high-to-low

data

is

latchedEdge-Triggered

Flip-Flops

(cont’d)

Step-by-step

analysisD’

D’QR

S

D

D’when

clock

is

low

data

is

heldD’D

D’

Clk=0

new

Dnew

D

old

D复习数字系统设计132015

ZDMCpositive

edge-triggered

FFnegative

edge-triggered

FF

QposQpos'

QnegQneg'Edge-Triggered

Flip-Flops

(cont’d)

Positive

edge-triggered

Inputs

sampled

on

rising

edge;

outputs

change

after

rising

edgeNegative

edge-triggered

flip-flops

Inputs

sampled

on

falling

edge;

outputs

change

after

falling

edge

100

D

CLK复习数字系统设计142015

ZDMCNegative

Edge

Trigger

FF

in

Verilog

module

d_ff

(q,

q_bar,

data,

clk);

input

data,

clk;

output

q,

q_bar;

reg

q;

assign

q_bar

=

~q;

always

@(negedge

clk)

begin

q

<=

data;

end

endmodule复习15behavior

is

the

same

unless

input

changes

while

the

clock

is

high2015

ZDMC

CLK

positiveedge-triggered

flip-flop

D

Q

G

CLK

transparent

(level-sensitive)

latch数字系统设计

D

CLKQedgeQlatchComparison

of

Latches

and

Flip-Flops

D

Q复习数字系统设计162015

ZDMCTiming

Methodologies

Rules

for

interconnecting

components

and

clocks

Guarantee

proper

operation

of

system

when

strictly

followedApproach

depends

on

building

blocks

used

for

memory

elements

Focus

on

systems

with

edge-triggered

flip-flops

–

Found

in

programmable

logic

devices

Many

custom

integrated

circuits

focus

on

level-sensitive

latchesBasic

rules

for

correct

timing:

(1)

Correct

inputs,

with

respect

to

time,

are

provided

to

the

flip-flops

(2)

No

flip-flop

changes

state

more

than

once

per

clocking

event复习17order

to

input

clockthere

is

a

timing

"window"around

the

clocking

eventduring

which

the

input

mustremain

stable

and

unchangedin数字系统设计

be

recognizedTsu

Thclock

stable

changing

data

clock

2015

ZDMCdataD

QD

QTiming

Methodologies

(cont’d)

Definition

of

terms

clock:

periodic

event,

causes

state

of

memory

element

to

change;

can

be

rising

or

falling

edge,

or

high

or

low

level

setup

time:

minimum

time

before

the

clocking

event

by

which

the

input

must

be

stable

(Tsu)

hold

time:

minimum

time

after

the

clocking

event

until

which

the

input

must

remain

stable

(Th)复习数字系统设计182015

ZDMC

IN

Q0

Q1CLK100Cascading

Edge-triggered

Flip-Flops

Shift

register

New

value

goes

into

first

stage

While

previous

value

of

first

stage

goes

into

second

stage

Consider

setup/hold/propagation

delays

(prop

must

be

>CLKINQ1hold)

Q0

D

QD

QOUT复习数字系统设计192015

ZDMC触发器Flip-Flop分类

逻辑功能分类

RS锁存器JK触发器T触发器D触发器

逻辑功能指按触发器的次态和现态及输入信号之间的逻辑关系.

特性表

特性方程

状态转换图复习数字系统设计202015

ZDMCRS

锁存器

特性方程Qn+1=S+R’QnRS

Latch的状态转换图

01S=1,R=0S=0,R=1S=X,R=0S=0,R=X特性表/真值表

S

R

Qn

Qn+1000

01111001

10011010

10101010

01100保持

复位置位不定复习数字系统设计212015

ZDMCJK

触发器

特性方程:Qn+1=JQn’+K’QnJK

FF的状态转换图

01J=1,K=XJ=X,K=1J=X,K=0J=0,K=X特性表/真值表

J

K

Qn

Qn+1000

01111001

10011010

10101010

01110保持

复位置位翻转复习数字系统设计222015

ZDMCT

触发器

特性方程:Qn+1=TQn’+T’QnT

FF的状态转换图特性表/真值表

01T=1T=1T=0T=0TQnQn+1001

1010

1011

0保持翻转T’触发器：T=1,

Qn+1=Qn’

JK触发器的两个输入端连在一起作为T端，可以构成T

Flip-flop复习数字系统设计232015

ZDMCD

触发器

特性方程:Qn+1=DD

FF的状态转换图特性表/真值表01D=1D=1D=1D=0DQnQn+1001

1010

1001

1resetset复习数字系统设计242015

ZDMC本讲内容

同步时序电路分析方法数字系统设计25时序逻辑电路

时序电路通常包含组合电路和存储电路两部分.存储电路的输出状态反馈到组合电路的输入端，与输入信号一起，共同决定组合逻辑电路的输出.任一时刻的输出信号不仅取决于当时的输入信号，还取决于电路原来的状态（与以前的输入有关）.组合逻辑电路

存储电路

输出方程Yi驱动方程Zi输入Xi

状态方程

Qi时序电路的结构框图

2015

ZDMC数字系统设计262015

ZDMC时序电路分类

同步时序电路

所有触发器状态的变化都是在同一个时钟信号下同时发生.异步时序电路

触发器状态的变化不是同时发生的.数字系统设计272015

ZDMCFSM:有限状态机

采用输入信号和电路状态的逻辑函数去描述时序电路逻辑功能的方法Mealy型

输出信号取决于存储电路状态和输入变量Moore型

输出只是存储电路现态的函数inputsnext

statecurrent

state

输出与时钟同步

combinationallogicMealy

outputs

combinational

Moore

outputs

logic数字系统设计282015

ZDMC同步时序电路分析方法

目的是找出电路状态和输出信号的变换规律，指出其逻辑功能时序电路求激励方程和输出方程由特征方程求状态方程求状态表画状态图画波形图功能描述数字系统设计29同步时序电路分析例D

clkD

clkQQ’QQ’xA

A’

B

B’y状态方程:An+1=Ax+Bx

Bn+1=A’x状态方程是确定触发器状态转移条件的表达式

2015

ZDMC数字系统设计302015

ZDMC

输出方程

y=(A+B)x’DQclk

Q’DQclk

Q’xAA’B

B’y数字系统设计312015

ZDMC状态表描述/状态图现态输入次态

输出A

B

x

An+1

Bn+1

Y00000000

0101

1010

1000

1010

1001

01101100111101010010现态次态输出x=0

x=1x=0

x=1ABABABY00011011000000000111101001110000000111ABx/y0/00/1

1/0101/00/11/00/11/0状态图数字系统设计322015

ZDMC由JK触发器构成的时序电路分析

对D触发器,状态方程与输入方程一致.JK/T触发器,参考对应的特性表或特性方程来得到次态值.

把触发器输入方程表示成现态和输入变量的函数.

列出每个输入方程的二进制数值.

利用对应触发器的特性表确定状态表中的次态值.数字系统设计332015

ZDMCJK

FF构成的时序电路分析

JKJKCLKxABJK

FF输入方程JA=B

KA=Bx’JB=x’

KB=A’x+Ax’数字系统设计342015

ZDMCJK

FF构成的时序电路分析(续)

把触发器的输入方程表示成现态和输入变量的函数.将输入方程代入到触发器的特性方程中,得到状态方程.使用对应的状态方程确定状态表中的次态.现态输入次态触发器输入A

B

x

A

B0

0

0

0

10

0

1

0

00

1

0

1

1

0

1

1

1

0JA001

1

KA001

0

JB101

0KB

0

1

0

1111100110101110110010010001010101010JK

FF特性方程:

Qn+1=JQn’+K’QnJK

FF输入方程:JA=B

KA=Bx’JB=x’

KB=A’x+Ax’状态方程:An+1=A’B+AB’+AXBn+1=B’x’+ABx+A’Bx’352015

ZDMCJK

FF构成的时序电路分析(续)1101000010

11

001

1状态图现态

输入

次态A

B

x

A