数字电子技术基础：半导体存储器与可编程逻辑器件

8.2

随机存储器8.2.1RAM的结构RAM的一般组成：存储矩阵地址译码器读/写控制器1.存储矩阵

存储矩阵由大量基本存储单元组成，每个存储单元可以存储一位二进制数。这些存储单元按字(Word)和位(Bit)构成存储矩阵。存贮容量

=字数

字长(每个字所包含的二进制数码的位数）64K×8表示具有64K字，字长8位，共512K的存贮容量。1K=1024(210),1M=1024K(220)一个8×8的RAM在某时刻存储的二进制数码表一旦关掉电源，RAM中存放的数据就会全部丢失。0011010001101001001001011000001000010110010010001001100100010011000001010011100101110111地址码存储的二进制数码（字节）地址译码：对RAM地址线上的二进制信号进行译码，选中与该地址码对应字的一个或几个基本存储单元，在读/写控制器的控制下进行读/写操作。2.地址译码

为了读出或写入存储矩阵中指定字，需要选通该字所对应的存储单元。一个具有4根地址线，则可选择16个字。一个具有n根地址线的RAM，则有2n个字。存储矩阵中存储单元的编址方法：(1)单译码编址式，适用于小容量的存储器。(2)双译码编址式，适用于大容量的存储器。单地址译码方式的结构图每一行对应一个字，每一列对应32个字的同一位。RAM内部字线Wi选择一个字的所有位，n个地址输入有2n个字，2n根字线。

双译码编址方式中，地址译码器分成X和Y两个。A0~A3送入X地址译码器，产生16根X地址线。A4~A7送入Y地址译码器，产生16根Y地址线。双地址译码方式的结构图

存储矩阵中的每个字能否被选中，由X地址线和Y地址线共同决定的。

采用双译码编址方式，可以减少内部地址译码线的数目。

由于DRAM集成度高，芯片的容量大，需要较多的输入线，一般采用双译码编址方式，且行和列地址分时送入。3.读/写控制器I/OD

存储矩阵中的基本存储单元通过地址译码器被选中后，它的输出端Q和Q须与RAM内部数据线D和D直接相连。而这时该基本存储单元的信息能否被读出，或者外部的信息能否写到该基本存储单元中，还决定于读/写控制器。读/写控制器的逻辑电路图I/ODI/O为存储器的数据输入输出信号R/W为读/写控制输入信号D和D为RAM内部数据线CS为片选控制输入信号

当片选控制信号CS=1时，读/写控制器都处于高阻状态。I/OD当CS=0，R/W=1时，读出驱动器使能，I/O=D，RAM中的信息被读出。I/ODI/OD当CS=0，R/W=0时，读出驱动器使能，输入数据经过写入驱动器，以互补的形式加在数据线D和D上，D

=

I/O，D

=

I/O，数据被写入RAM中的存储单元。8.2.2RAM的存储单元1.六个MOS管组成的静态存储单元T1~T4组成基本的RS触发器，存放一位二进制数码。T5、T6是门控管，作模拟开关，以控制触发器的输出Q、Q与位线Bj、Bj的连接。当Xi=1时，T5和T6导通，触发器的输出Q、Q与位线Bj、Bj的连接。当Xi=0时，T5和T6断开，Q、Q与Bj、Bj的连接也被断开。T7、T8是每一列存储单元共用门控管，受Yj地址线控制，用以控制该列输出与RAM内部数据线的连接。Yj=0时断开，Yj=1时导通。读出触发器的信息：使触发器的X地址线和Y地址线均为高电平；行列门控管均导通，触发器的输出Q、Q分别与数据线D、D连接，通过内部数据线把存储器的信息读出。写入信息：SRAM存储单元MOS管的数量较多，使得SRAM的集成度受到影响。把需要写入的信息加在数据线D和D上，并使得该触发器的X地址和Y地址均为高电平。行列门控管均导通，使的D、D上的信息可写到该触发器中。2.DRAM存储单元DRAM存储单元一般是利用电容存放信息。

为了提高集成度，目前大容量的DRAM存储单元只用一个MOS管和一个电容组成。单管动态MOS存储单元电容CS用来存储数据T为门控管图中：工作原理：(1)写入时：字线Xi=1，T导通，位线Bj上的输入数据经T存储在CS中。(2)读出时：位线原状态为0，Xi=1，T导通，电容CS的电荷向位线上的离散电容CD转移，使位线输出电压UCD=CSUCS/(CS+CD)。由于CS<<CD，UCD的UOH很小，必须经过放大器读出。

读出后CS电荷转移，所存信息被破坏，必须立即刷新恢复操作，以保证存储信息不会丢失。动态MOSRAM的特点：优点:

是容量大，功耗低，价格便宜。缺点:

读写速度比SRAM低，并需要刷新及读出放大器等外围电路。8.2.3RAM的读写时序1.RAM的读出时序SRAM读出过程时序图读出过程：(1)欲读数据的地址加到RAM的地址输入端;(2)读写信号一直保持高电平读状态；(3)在CS端加入有效的片选低电平信号，延时tCO后，在

I/O端会出现欲读的数据信号；图中tRC是RMA两次读操作之间的最小时间间隔，即RAM的读周期。(4)使CS无效，再经过一小段延时后，I/O端回到高阻状态，完成本次读操作。SRAM写入过程时序图2.RAM的写入时序写入过程：(1)欲写入数据的地址加到RAM的地址输入端(3)将欲写入的数据加到数据输入端(2)在CS端加入有效的片选低电平信号(5)使CS无效，完成本次操作，经延时twR和tDH后，可以改变地址信号和写入数据。(4)读写信号R/W变为低电平，保持一段时间tWP，以确保数据的可靠输入。注意：延时tAA和tDW必须同时满足芯片参数的要求。tWC为RAM的写周期，两次写操作之间的最小时间隔。对于大多数RAM的读写周期相同，tWC=tRC

。DRAM的读写过程：DRAM的读写过程与SRAM基本相似，但行和列地址是分时送入的。读写过程时序图读写过程：(1)先送入欲写入数据的行地址信号(2)地址信号稳定后，利用行选通信号RAS的下降沿，把行地址信号存入行地址锁存器。(3)再送入欲写入数据的列地址信号(4)列地址信号稳定后，利用行选通信号CAS的下降沿，把行地址信号存入行地址锁存器。8.2.4集成RAM举例62256是一种存储容量为32K8的SRAM，它采用28脚双列直插封装。62256逻辑符号地址输入输入输出15个地址输入端A0~A148个数据输入/输出端I/O0~I/O7一个片选输入端CS一个输出允许端OE一个读写控制端WR方式I/O1000×10××0×1ZDODIZ无片选读写禁止输出62256的功能表62256逻辑符号地址输入输入输出8.2.5RAM的扩展RAM的扩展分字扩展和位扩展。1.位扩展连接(3)数据端各自独立，每一个I/O为一位二进制数码。用位数较少的RAM芯片组成位数较多的存储器,其连接方法：(1)把这些相同芯片的地址输入端都分别连在一起。(2)