EDA技术期末试卷含答案

一、单项选择题（30分）9．嵌套使用IF语句，其综合结果可实现AC。B．条A．带优先级且条件相与的逻辑电路1．以下描述错误的是件相或的逻辑电路C．三态控制电路A．QuartusII是Altera提供的FPGA/CPLD集成开发环境 D．双向控制电路10．在VHDLB．Altera是世界上最大的可编程逻辑器件供应商之一语言中，下列对时钟边沿检测描述中，错误的是D。A．ifclk'eventandclk=‘1'thenB．iffalling_edge(clk)thenMAX+plusIIC．是Altera前一代FPGA/CPLD集成开发环境QuartusII的更C．ifclk'eventandclk=‘0'then新换代新产品D．ifclk'stableandnotclk=‘1'then11．下列那个流程是正确的基于VerilogD．QuartusII完全支持VHDL、的设计流程EDA软件的FPGA/CPLD设计流程 BA．原理图/HDL文本输入→适配→综合→功能仿真→编程下载→硬件测试 ．2以下工具中属于FPGA/CPLD开发工具中的专用综合器的是BB．原理图/HDL文本输入→功能仿真→综合→适配→编程下载→硬件测试．LeonardoSpectrum C．ActiveHDL DQuartusII ModelSimA． B．C．原理图/HDL文本输入→功能仿真→综合→编程下载→→适配硬件测试； 以下器件中属于3．Xilinx公司生产的是 C/HDL文本输入→功能仿真→适配→编程下载→综合→硬件测试DMAXB．系列器件．原理图 ．AispLSI系列器件）语句的语句结构及语法规则语言中，下列对进程（PROCESSD ．CXC9500系列器件 ．FLEX系列器件12．在VHDL 。A 的描述中，正确的是 4．以下关于信号和变量的描述中错误的是B为一无限循环语句；敏感信号发生更新时启动进程，执行完．．信号是描述硬件系统的基本数据对象，它的性质类似于连接线APROCESSAB．信号的定义范围是结构体、进程成后，等待下一次进程启动BC．除了没有方向说明以外，信号与实体的端口概念是一致的．敏感信号参数表中，应列出进程中使用的所有输入信号CD．在进程中不能将变量列入敏感信号列表中．进程由说明部分、结构体部分、和敏感信号参数表三部分组成DB．5以下关于状态机的描述中正确的是 ．当前进程中声明的变量也可用于其他进程 B型状态机其输出是当前状态和所有输入的函数A．Moore13．下列语句中，不属于并行语句的是语句B．CASE MooreB．与型状态机相比，Mealy型的输出变化要领先一个时钟周期 A．进程语句…语句…ELSE D．WHEN．元件例化语句 型状态机其输出是当前状态的函数．CMealy C设计现行工作VHDL语言共支持四种常用库，其中哪种库是用户的D．以上都不对14．VHDL下列标识符中，B库是不合法的标识符。．6．．APP0BENDsigD．D Not_Ack．CWORK库D．C．STD库CPLD两类，下列对结构与工作原B．VITAL库 IEEEA．库CPLDFPGA大规模可编程器件主要有．7、语言是一种结构化设计语言；一个设计实体（电路模块）包括实体理的描述中，正确的是VHDL C。15． 。即是现场可编程逻辑器件的英文简称．ACPLDD 与结构体两部分，结构体描述

B是基于查找表结构的可编程逻辑器件CPLDB．．器件的综合约束

A．器件外部特性

的结构扩展而来是从CPLD．早期的CGALD．器件的内部功能 C．器件外部特性与内部功能

分）EDA名词解释，写出下列缩写的中文含义（10结构CPLDFLEX10K公司生产的器件中，AlteraD．在系列属二、是错误EDA综合是．8设计流程的关键步骤，在下面对综合的描述中，D ：复杂可编程逻辑器件．CPLD1

的。：专用集成电路．ASIC2．综合就是把抽象设计层次中的一种表示转化成另一种表示的过程ALUT：查找表3．的基本FPGA．综合就是将电路的高级语言转化成低级的，可与B/CPLD结构相映射的网表文件：电子设计自动化．4EDA．为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综C：只读存储器．ROM5合约束20分）三、程序填空题（将软件描述与给定的硬件结构用电路网表文件表示的映D．综合可理解为，描述，请补充完VHDL8421BCD0~2324以下是一个模为（）的码加法计数器射过程，并且这种映射关系是唯一的（即综合结果是唯一的）整．LIBRARYIEEE;13IFRISING_EDGE(CLK)THENUSE15IFIEEE.STD_LOGIC_1164.ALL;14IFQ1<@1THENENTITYtbISQ1<=Q1+1;PORT(CLK:INSTD_LOGIC;16ELSEINTEGERRANGE0TO9);SHI,GE:OUT17Q1<=(OTHERS=>'0');END;18ENDIF;ARCHITECTUREbhvOFtbIS19ENDIF;INTEGERRANGE0TO9;SIGNALSHI1,GE1:20ENDPROCESS;BEGIN21Q<=Q1;PROCESS(CLK)22ENDbhv;BEGIN程序编译时，提示的错误为：CLK'EVENTANDCLK='1'thenError:Line9:Filee:\mywork\test\gc.vhd:VHDLsyntaxerror:subtypeindicationmustIFGE1=9THEN haveresolutionfunctionortypemark,butfoundRANGEinsteadGE1<=0; Error:Line11:Filee:\mywork\test\gc.vhd:interfaceDeclarationerror:can'treadportQSHI1<=SHI1+1;THEN ELSIFSHI1=2ANDGE1=3 ofmodeOUTSHI1<=0; 请回答问题：在程序中存在两处错误，试指出并修改正确（如果是缺少语句请GE1<=0; 指出应该插入的行号） ELSEGE1<=GE1+1; 答：（1）第9行有误，SIGNALQ1:RANGE0TO9数据类型有误，应该改成ENDIF; SIGNALQ1:STD_LOGIC_VECTOR(3DOWNTO0)ENDIF; ENDPROCESS; （2）第11行有误，敏感信号列表中不能出现输出端口，应该改成PROCESSGE<=GE1; (clk) SHI<=SHI1; ENDbhv;

四、程序改错题（仔细阅读下列程序后回答问题，12分）LIBRARYIEEE;

1

USEIEEE.STD_LOGIC_1164.ALL; 2

USEIEEE.STD_LOGIC_UNSIGNED.ALL;3

ENTITYgcIS 4

PORT(CLK:INSTD_LOGIC;

5

6 :OUTSTD_LOGIC_VECTOR(3DOWNTO0));Q 7 ENDgc;

ARCHITECTUREbhvOFgcIS 8

9

SIGNALQ1:RANGE0TO9;

10 BEGIN

11PROCESS(clk,Q)

BEGIN

12/1111其它1/1111S2S3五、（28分）BEGIN

（10分）．试用VHDL描述一个外部特性如图所示的D触发器。P1:PROCESS(clk,reset)1参考程序如下：BEGINLIBRARYIEEE;IFreset=‘1'THENcurrent_state<=s0; ELSIFclk='1'ANDclk'EVENTTHEN USEIEEE.STD_LOGIC_1164.ALL; ENTITYmydffIS

current_state<=next_state;

ENDIF;

PORT(CLK:INSTD_LOGIC;

D:INSTD_LOGIC;ENDPROCESS;

P2:PROCESS(current_state)

Q:OUTSTD_LOGIC);BEGIN

END;

casecurrent_stateis

ARCHITECTUREbhvOFmydffIS

BEGIN

THENnext_state<=s1;1' WHENs0=>IFin1=‘

ELSEnext_state<=s0; PROCESS(CLK)

ENDIF;

BEGINWHENs1=>IFin1='0'THENnext_state<=S2; IFCLK'EVENTANDCLK='1'THEN ELSEnext_state<=s1; Q<=D;

ENDIF;

ENDIF;WHENs2=>IFin1='1'THENnext_state<=S3; ENDPROCESS; ELSEnext_state<=s2; END;

ENDIF; VHDL下图为某一状态机对应的状态图，2.试用语言描述这一状态机。分）（18WHENs3=>IFin1='0'THENnext_state<=S0;ENDIF;ELSEnext_state<=s3;/1001/0000其它其它endcase;

1/1001S1S0ENDPROCESS;p3:PROCESS(current_state)

BEGIN

0/11000/0000casecurrent_stateis/1100其它;1001WHENs0=>IFin1=‘1'THENout1<=“”ENDIF;ELSEout1<= WHENs1=>IFin1='0'THENout1<=H0;

参考程序如下：ENDIF;out1<=@1;ELSE

WHENs2=>IFin1='1'THENout1<=I1;LIBRARYIEEE;ENDIF; out1<=@1; USEIEEE.STD_LOGIC_1164.ALL; ELSEWHENs3=>IFin1='1'THENout1<= ENTITYFSM2ISEN