《专用集成电路设计基础教程》课件第8章

8.1概述8.2专用集成电路CAD工具简介第8章专用集成电路计算机辅助设计简介

8.1概述

从1958年世界上出现第一块平面集成电路开始，微电子技术在50年中以令人震惊的速度突飞猛进地发展。这其中离不开集成电路计算机辅助设计(ICCAD)技术的进步。ICCAD的发展史可简述如下：

第一代：20世纪70年代以Applicon、Calma、CV为代表的版图编辑＋DRC。

第二代：20世纪80年代以Mentor、Daisy、Valid为代表的CAD系统，从原理图输入、模拟、分析到自动布图及验证。第三代：20世纪90年代以Cadence、Tanner、Synopsys、Avanti等为代表的ESDA系统，包括系统级的设计工具。

第四代：正在研制面向VDSM＋System-On-Chip的新一代CAD系统。

到目前为止，利用CAD方法进行全自动的电路设计在实际中还有困难，实际情况往往是设计者根据电路框图进行电路结构的设计并初步确定元器件参数，然后对该电路进行计算机模拟分析，再根据分析结果进行修改，经过多次反复，最后得到符合要求的电路。电路的计算机辅助分析就其内容上讲可以分成两个方面：一是电路模拟，二是电路优化。电路模拟是在给定电路结构和元器件参数的条件下，确定电路的性能指标。电路优化是在指

定的性能指标及电路结构条件下，确定电路中指定元器件的参数最佳值。

电路分析除了在版图设计以前进行外，在版图设计以后还要再次进行，这称为“后”仿真。它的目的是把实际版图中所引入的寄生效应考虑进去，以检验在版图设计前后电路性能上的差异。图8-1给出了一个简化的IC设计流程。图8-2示出功能设计、逻辑设计、电路设计和布图设计等各个阶段的设计图例。表8-1列出了IC的设计程序和各个程序中所使用的CAD技术的概要。各个设计阶段中所使用的CAD技术又可细分成生成CAD技术和验证CAD技术。图8-1集成电路的简化设计流程图8-2各设计阶段及其图例表8-1设计集成电路时使用的主要CAD技术

8.2专用集成电路CAD工具简介

8.2.1Cadence

1.Cadence概述

Cadence是一个大型的EDA软件，它几乎可以完成电子设计的方方面面，包括ASIC设计、FPGA设计和PCB板设计。与众所周知的EDA软件Synopsys相比，Cadence的综合工具略为逊色。然而Cadence在仿真电路图设计自动布局布线、版图设计及验证等方面却有着绝对的优势。Cadence与Synopsys的结合可以说是EDA设计领域的黄金搭档。此外，Cadence公

司还开发了自己的编程语言Skill，并为其编写了编译器。由于Skill语言提供了编程接口，甚至与C语言的接口，因此Skill可以以Cadence为平台进行扩展，用户还可以开发自己的基于Cadence的工具。实际上整个Cadence软件可以理解为一个搭建在Skill语言平台上的可执行文件集，所有的Cadence工具都是用Skill语言编写的，但同时由于Cadence的工具太多，因而显得有点凌乱，这给初学者带来了更多的麻烦。本节旨在向初学者介绍Cadence的入门知识，只能根据ASIC设计流程，简单介绍一些ASIC设计者常用的工具，例如仿真工具Verilog-xl、布局布线工具Preview和SiliconEnsemble

、电路图设计工具Composer、电路模拟工具AnalogArtist、版图设计工具VirtuosoLayoutEditor、版图验证工具Dracula等。详细的解释可参看Cadence的帮助手册。

2.设计流程

设计流程是规范设计活动的准则，好的设计流程对于产品的成功至关重要。本节将通过与具体的EDA工具Synopsys和Cadence相结合，概括出一个实际可行的ASIC设计流程。图8-3是实际设计过程中较常用的一个流程。

图8-3所示是深亚微米设计中较常用的设计流程。在该设计流程中，高层次综合和底层的布局布线之间没有明显的界线，高层设计必须考虑底层的物理实现(高层的划分与布局规划)。同时，由于内核(Core)的行为级模型有其物理实现的精确的延时信息，设计者可在设计的早期兼顾芯片的物理实现，从而可以较精确地估计互连的延时，以达到关键路径的延时要求。同时，布局布线后提取的SDF文件将被反标到综合后的门级网表中以验证其功能和时序是否正确。

从该流程中可看出，在实际设计中较常用到的Cadence的工具有VerilogHDL、仿真工具VerilogXL、电路设计工具Composer、电路模拟工具AnalogArtist、版图设计工具VirtuosoLayoutEditor、版图验证工具Dracula和Diva以及自动布局布线工具Preview和SiliconEnsemble。本节将对这些工具作一个初步介绍。图8-3基于Synopsys和Cadence的ASIC设计流程

3.Cadence使用基础

1)Cadence软件的环境设置

要使用Cadence，必须在计算机上作一些相应的设置。这些设置包括很多方面，而且不同的工具可能需要进行各自的设置。作为初学者只需进行以下几项设置：

①.cshrc文件设置。首先要在自己的.cshrc文件中设置Cadence软件所在的路径、所使用的licence文件等。

②.cdsenv文件设置。.cdsenv文件中包含了Cadence软件的一些初始设置。该文件是用Skill语言写成的，Cadence可直接执行。③.cdsinit文件设置。与.cdsenv一样,.cdsinit中也包含了Cadence软件的一些初始化设置。该文件同样是用Skill语言写成的。Cadence启动时，会首先自动调用这两个文件并执行其中的语句。若仅为初学，可以不编写这两个文件，Cadence会自动调用隐含的设置。若想更改设置，可参考一些模板文件进行编写。

④cds.lib文件设置。如果用户需要加入自己的库，则可以修改自己的库管理文件cds.lib。对于初次使用Cadence的用户，Cadence会在用户的当前目录下生成一个cds.lib文件。用户通过CIW生成一个库时，Cadence会自动将其加入cds.lib文件中。⑤技术库的生成。技术文件库对于IC设计而言是非常重要的，其中包含了很多设计中所必需的信息。对于版图设计者而言，技术库就显得更为重要了。要生成技术文件库，必须先编写技术文件。技术文件主要包括层的定义，符号化器件的定义，层、物理以及电学规则和一些针对特定的Cadence工具的规则的定义。例如自动布局布线的一些规则、版图转换成GDSⅡ时所用到的层号的定义等。

2)Cadence软件的启动方法

完成了一些必要的设置后(对初学者只需设置.cshrc文件，其他设置都用隐含设置，等熟练了一些之后再进一步优化自己的使用环境)，就可以启动Cadence软件。启动Cadence软件的命令有很多，不同命令可以启动不同的工具集。常用的启动命令有icfb、icca等。也可以单独启动单个工具，例如ViruosoLayoutEditor可以用layoutPlus来启动，SiliconEnsemble可以用sedsm来启动等。以icfb为例，先在UNIX提示符下输入icfb&，再按回车，经过一段时间就会出现如图8-4所示的CIW(CommandInterpreterWindow)窗口。从CIW窗口就可以调用许多工具并完成相应的任务。图8-4CIW窗口

CIW窗口是使用Cadence时遇到的第一个窗口，是Cadence主要的用户界面。它主要包括以下几个部分：

①标题栏,显示使用的软件名及log文件目录,如图8-4中的最上面一行“icfbLog:/home/design/.cds/CDS.log.11859”。

②菜单栏。

③输出区,输出Cadence对用户命令的反应。

④输入行,可用来输入Skill命令。

⑤鼠标捆绑行,显示捆绑在鼠标左中右三键上的快捷键。

⑥滚动条。

Cadence将许多常用工具集成在一块，以完成一些典型的任务。表8-2总结了一些常用的启动命令及其可使用的工具，用户可根据自己的需要选择最少的命令集。表8-2Cadence启动命令

3)库文件的管理

启动了Cadence后，就可以利用File菜单建立自己的工作库。点击CIW窗口上的File菜单，选定其中的Newlib项，输入库名并选择相应的工艺库，然后点击OK按钮，这时在CIW的显

示区会出现如下提示：

Thelibiscreatedsuccessfully！新建的库是一个空的库，里面什么也没有。用户可在库中生成自己所需的单元，例如可以生成一个反相器单元，并为其生成一个电路及一个版图视图。其流程如下：

①选择File菜单中的New项，并选择Cellview项，则弹出如图8-5所示的对话框。选择所需的库并输入单元名inv，选择视图类型schematic，再点击OK按钮。

②用Add菜单中的Component命令调用analogLib中的单元，输入PMOS和NMOS管以及电源和地，如图8-6所示。

③点击CheckandSave命令保存。图8-5生成电路对话框图8-6生成电路用同样的流程可生成inv的版图视图。利用Tools中的librarymanager可以对库进行管理。

4)文件格式的转化

Cadence有自己的内部数据格式，为了与其他EDA软件进行数据交换，Cadence提供了内部数据与标准数据格式之间的转换。点击CIW的File菜单中的Import，可将各种外部数据格

式转换成Cadence内部数据格式；利用CIW的File菜单中的Export，可将各种Cadence内部数据格式转换成外部标准数据格式。

4.VerilogXL的介绍

人们在进行电子设计时较常用的输入方法有两种：硬件描述语言(HDL)和电路图输入。作为EDA设计的主流软件之一，Cadence提供了对两种主流HDL(Verilog及VHDL)的强大支持，尤其是对Verilog的支持。Cadence很早就引入了Verilog，并为其开发了一整套工具。而其中最出色的当数Verilog的仿真工具VerilogXL。它一直以其友好的用户界面及强大的功能而受到广大Verilog用户的青睐。关于Verilog语言在后面小节中有详细描述，这里先给出其在Cadence中的应用。

1)Verilog-XL的启动

Verilog-XL较常用的启动方法是：

verilog-s+gui-vlibname-fscriptFilesourcefilename&

其中，libname为所使用的库的名字，scriptFile为用可选项编写的命令文件。

2)Verilog-XL的界面

运行以上的启动命令后，如果未发生什么错误，就会弹出如图8-7所示的用户界面。这就是Verilog-XL的SimControl窗口，通过该图形界面可控制仿真的执行。图8-7Verilog-XL的图形界面

Verilog-XL的图形界面主要有以下几个窗口：

①SimControl。SimControl窗口是主要的仿真控制窗口。当用带有gui选项的Verilog命令启动Verilog-XL时，就会弹出这个窗口。通过这个窗口，可以显示设计的模块结构、运行Verilog-XL命令、设置及显示断点、强行给变量赋值等。通过这个窗口还可以实现用户与仿真的交互，从而达到对仿真的控制。②Navigator。通过点击SimControl窗口上部工具栏中的星形图标即可激活Navigator窗口。该窗口可用来图形化显示设计的层次、设计中的实体及其变量。

③信号流浏览器。

④观察窗口。

⑤SimWave。SimWave窗口可以用来显示已经选择并跟踪了的信号波形。

5.电路图设计及电路模拟

设计时除了可以用硬件描述语言如VHDL及Verilog输入外，还可以用电路图输入。在早期的ASIC设计中，电路图起着更为重要的作用。作为流行的EDA软件，Cadence提供了一个优秀的电路图编辑工具Composer。Composer不但界面友好、操作方便，而且功能非常强大。电路图设计好后，其功能是否正确，性能是否优越，必须通过电路模拟才能进行验证。Cadence同样提供了一个优秀的电路模拟软件AnalogArtist。AnalogArtist通过Cadence与Hspice的接口，调用Hspice对电路进行模拟。

1)电路图设计工具Composer

Composer是一种设计输入的工具。逻辑或者电路设计工程师、物理设计工程师，甚至PCB板设计工程师都可以用它来支持自己的工作。

(1)启动。Composer的启动很简单。在启动Cadence后，从CIW窗口中打开或新建一个单元的Schematic视图，就会自动启动Composer的用户界面。用户即可在其中放入单元及连线以构成电路图。

(2)用户界面及使用方法。图8-8是Composer的用户界面。在该用户界面中，显示区占了大部分面积。显示区左边的图标是一些常用的工具。图8-8Composer的用户界面编辑电路图的一般流程如图8-9所示，图中各步骤的说明如下：

①用Component命令调用符号库中的符号来添加元件，如图中的nand3；

②添加完所有的元件后，就可以加入pin，可通过add菜单中的pin项来进行添加；

③布线及标线名，可通过wire命令布线，通过更改其属性标上线名；

④在特殊情况下添加节点，通常节点是自动生成的；

⑤加注释；

⑥加整体属性，如一些自动布局布线属性。图8-9电路图设计的简单流程符号是用来代表元件的，如反相器用一个三角形代替。在Cadence中，当上层调用下层单元和进行上下级映射时通常调用其符号。所以符号在电路设计中起着很重要的作用。与启动SchematicEditor类似，通过在CIW窗口中新建或打开一个单元的symbol视图，就可启动SymbolEditor对符号进行编辑。图8-10是编辑符号的一般流程，主要包括以下几步：

①在编辑区加入一些基本的图形；

②加入符号的pin；

③加入连接基本图形与pin的线；

④加入符号的标记，如inv；

⑤加入选择外框；

⑥加入文本注释；

⑦更改整体属性。图8-10符号设计的简单流程

2)电路模拟工具AnalogArtist

Cadence提供进行电路模拟的工具AnalogArtist。AnglogArtist通过调用Hspice进行电路模拟，然后进行各种后续处理并显示结果。

①启动。AnalogArtist可以用Composer的Tools菜单启动，也可以用CIW的Tools菜单启动。

②用户界面及使用方法。图8-11是AnalogArtist的用户界面，关于具体的使用方法可参考相应手册。图8-11AnalogArtist的用户界面

6.自动布局布线

1)Cadence中的自动布局布线流程

设计输入经过综合和优化后，就应对所生成的门级网表进

行自动布局布线。自动布局布线是连接逻辑设计和物理设计之间的纽带。

在自动布局布线前必须进行布局规划(floorplan)，在Cadence中进行布局规划的工具为Preview，进行自动布局布线的引擎有四种：BlockEnsemble、CellEnsemble、GateEnsembl

e和SiliconEnsemble。其中，BlockEnsemble适用于宏单元的自动布局布线，CellEnsemble适用于标准单元或标准单元与宏单元相混合的布局布线，GateEnsemble适用于门阵列的布局布线，SiliconEnsemble主要用在标准单元的布局布线中。将Preview与四种引擎相结合可产生四种不同的自动布局布线环境和流程。由于SiliconEnsemble(DSM)的功能很完全，几乎可以完成所有复杂的自动布局布线的任务，因此在考虑自动布局布线引擎时，一般都采用SiliconEnsemble。SRAM编译器所生成的用于自动布局布线的端口模型为SiliconEnsemble所要求的格式。采用Preview和SiliconEnsemble进行自动布局布线的流程主要由以下几个主要步骤组成：

①准备自动布局布线库。在进行自动布局布线之前，必须准备好相应的库。该库中含有工艺数据、自动布局布线用的库单元及显示信息。库的格式必须为DesignFrameworkⅡ的数据库格式。库可以由用户利用版图生成工具VirtuosoLayoutEditor设计产生，也可以来自一个由芯片制造厂家和EDA公司提供的LEF(LibraryExchangeFormat)文件，或者由GDSⅡ生成。②准备用来进行自动布局布线的网表。用来进行布局布线的网表可以由硬件描述语言经过综合优化或由电路提取而来。所有网表在进行自动布局布线前，都必须首先生成对应的autoLayout视图(view)。

③用Preview进行布局规划。Preview是Cadence的布局规划器。它可以用来规划物理设计，从而在自动布局布线前预估

物理实现的影响。在Cadence中使用Preview与自动布局布线引擎相结合来进行自动布局布线。④用SiliconEnsemble进行自动布局布线。

⑤对完成布局布线的版图进行验证。生成的版图其连接性是否正确、是否符合设计规则、是否符合时序要求等，必须通过验证才能确定。通过点击Verify&Report菜单中的相应项，可对版图进行连接性设计规则验证，并可生成SDF(StandardDelayFormat)文件。通过反标SDF文件可对原来的门级网表进

行仿真，从而确定其功能和时序是否正确。

2)用AutoAbgen进行自动布局布线库设计

对于不同的自动布局布线引擎，对应的库的数据格式有所不同，用来生成库的工具也不同。本SRAM编译器选择SiliconEnsemble作为布局布线引擎，其对应的库生成工具为AutoAbgen。AutoAbgen可以用来生成与用户设计的版图或版图库所对应的Abstract(即用于自动布局布线的端口模型)。可以用AutoAbgen的AutoAbgenFlowSequencerform来生成Abstract(对于单个版图)和LEF文件(对于整个物理库)，其基本流程如下：

①首先在局部.cdsinit中设置好AutoAbgen运行的环境，即在.cdsinit中加入以下语句：

aabsInstallPath=″<install-dir>/tools/autoAbgen/etc

/autoAbgen″

load(buildstring(list(aabsInstallPath″aaicca.ile″)″/″))。

②将AutoAbgen的初始化文件.autoAbgen拷入运行目录，并用icfb&启动Cadence。③点击CIW窗口中的AutoAbgen菜单下的AutoAbgenFlowSequencer项，打开FlowSequencerForm。

④选择合适的流程。

⑤建立布局布线所需的工艺信息。如果在工艺文件中已经包含布局布线的工艺信息，可以忽略这一步。

⑥建立用来生成Abstract的版图数据。如果所用的版图数据已经是DFⅡ的版图格式，可以忽略这一步。

⑦更新单元的属性及其管脚属性。由于AutoAbgen对所操作的版图有些特殊要求，因此在生成Abstract前必须对其属性进行更新，以符合AutoAbgen的要求。

⑧建立一个库单元，将所需建立的Abstract的所有单元包括到里面。

⑨填写环境设置表格和运行选项表格，输入/输出LEF的文件名(如果是对库进行操作)。

⑩选择Apply运行AutoAbgen，生成所需的Abstract。

7.版图设计及其验证

可以说，Cadence最突出的优点就在于版图设计及其验证，这个工具是任何其他EDA软件所无法比拟的。Cadence的版图设计工具是VituosoLayoutEditor，即“版图编辑大师”，它不但界面很漂亮而且操作方便、功能强大，可以完成版图编辑的所有任务。

版图设计得好坏、其功能是否正确，必须通过验证才能确定。Cadence中进行版图验证的工具主要有Dracula和Diva。两者的主要区别是：Diva是在线的验证工具，被集成在DesignFr

ameWorkⅡ中，可直接点击“版图编辑大师”上的菜单来启动；而Dracula是一个单独的验证工具，可以独立运行，相比之下Dracula的功能比较强大。

1)版图设计大师(VirtuosoLayoutEditor)

版图设计大师是Cadence提供给用户进行版图设计的工具，使用起来十分方便。下面是它的简单介绍。

①启动。有很多种方法可以启动版图设计大师。最简单的办法是通过CIW打开或者新建一个单元的版图视图，这样就会自动启动版图设计大师。此外也可以用layoutPlus或layout命令启动。

②用户界面及使用方法。通过上述方法启动版图设计大师后，就会出现如图8-12所示的用户界面及一个LSW窗口。从LSW窗口中选择所需的层，然后在显示区画图。具体的操作可参考相关手册。图8-12VirtuosoLayoutEditor用户界面

2)版图验证工具(Dracula)

用VirtuosoLayoutEditor编辑生成的版图是否符合设计规则、电学规则，其功能是否正确，必须通过版图验证系统来验证。Cadence提供的版图验证系统有Dracula和Diva。Diva嵌入在Cadence的主体框架之中，使用较方便，但功能较之Dracula稍有逊色。Dracula为独立的版图验证系统，可以进行DRC(设计规则检查)、ERC(电学规则检查)、LVS(版图和电路比较)、LPE(版图寄生参数提取)、PRE(寄生电阻提取)，其运算速度快、功能强大，能验证和提取较大的电路，本书着重介绍Dracula的使用。使用Dracula和Diva的第一步是编写与自己的工艺一致的命令文件，包括DRC、ERC、LVS、LPE，甚至PRE文件。

假设要验证的版图为mySRAM库中的sram256x8单元，用来进行验证的当前目录为myver，运行Dracula的命令文件为。执行DRC、ERC和LPE的流程如下：

①利用VirtuosoLayoutEditor生成所需的版图sram256x8，然后利用CIW窗口中的Export→Stream菜单，将单元sram256x8的版图转变成GDSⅡ格式文件sram256x8.gds，并存到运行目录myver下。②修改运行Dracula所需的命令文件，将其中的INDISK文件改为sram256x8.gds，将OUTDISK改为任何自己喜欢的文件，例如sram256x8-out.gds，将WORKDIR改为当前的运行目录myver，将PRIMARY改为大写的单元名，即SRAM256X8。

③在当前目录下运行PDRACULA，即在UNIX操作符下输入PDRACULA&，然后输入/GET并回车，接着输入/fi即可生成及。

④在当前目录下运行或。⑤检查结果文件，DRC检查为printfile-name.drc，ERC为printfile-name.erc，LVS为printfile-name.lvs。其中printfile-name为命令文件中PRINTFILE所指定的字符串。

⑥利用InQuery&命令启动图形界面查找并修改错误。

⑦重复①~⑥,直至改完所有的错误。

由于Dracula的功能强大，速度较快，可以对整个SRAM版图进行验证，因而可以确保生成的SRAM版图完全符合设计规则和电学规则。8.2.2TannerTools

TannerTooIs是电子设计专业技术人员的ASIC设计工具，具有简便、易学、实用、普及等优点。整个软件基于PC机平台，功能包括原理图绘制、逻辑仿真、电性能仿真、版图编辑、版图参数提取和版图校验(LVS)等，并有和多种EDA软件的接口。

1.TannerV6.0及V8.22的安装

TannerV6.0及V8.22安装时与普通Windows软件安装没有任何区别，即直接运行Setup程序，但需先安装License文件。之后会自动形成L-editPro、LVS、Tspice和S-Edit四个主目录。此软件包括了以下模块：

①网表转换NetTran；

②原理图绘制S-Edit；

③电路模拟工具T-Spice；④全定制版图编辑工具L-Edit；

⑤自动布局布线工具L-Edit/SPR；

⑥验证工具L-Edit/DRC、Extract及LVS；

⑦门级时序仿真工具GateSim；

⑧横截面观测工具CSV。

2.TannerTooIs软件的主要模块使用介绍

1)使用S-Eidt输入原理图

(1)双击S-Edit图标就可启动S-Edit，正常启动时，S-Edit会创建一个名叫File0的文件(这个文件具有一个模块Module0，显示页码为Page0)。启动S-Edit打开一个不存在的文件时，S-Edit就会寻找文件*.sab。阅读这个文件可以得到设置信息。

(2)加库。选择Module→Symbolblowser...>Addlibrary...，如C:＼Tanner＼SEdit＼library＼scmos.sdb、C:＼Tanner＼S-Edit＼library＼spice.sdb。

(3)放置元件。使用菜单Module→SymbolBlowser或图标

，在SymbolBlowse对话框中选择要放置的元件，如INV，然后点击Place按钮放置元件。

如果在原理图中已经有相同的元件，则会出现如图8-13所示的ModuleName(s)Conflict对话框，选择第四个选项。

若要移动元件，则先选中元件，再用Alt+左键移动，或使用鼠标中键移动。

图8-13添加元件图示

(4)连线。点击SchematicToolbar(原理图工具栏)中的连线图标，在原理图中用鼠标左键确定连线的起点，右键确定连线的终点，将各个元件按功能连接起来。

(5)添加输入/输出端口。点击SchematicToolbar中的输入端口图标和输出端口图标，添加输入/输出端口到原理图中。

(6)从Module→SymbolBlowser中加入电源和地(Udd和GND，Spice中有电源)。

(7)添加输入信号。

(8)完成原理图输入并确认无误后，保存。已完成的S-Edit原理图如图8-14所示。图8-14已完成的S-Edit原理图

2)使用T-Spice仿真

在S-Edit窗口中点击T-Spice图标进入T-Spice仿真环境。

(1)加入Spice仿真命令。在T-Spice界面中，点击Edit下拉菜单中的Imand，它包含基本的Spice命令语句，例如参数设置、交流分析、直流分析以及输出的结果等。也可以在S-Edit中加入MODULE命令来设置参数，此时要确保仿真命令输入完全正确。加入的仿真命令包括：①Analysis...Transient：设置瞬态分析扫描参数。例如：

.tran1N500N

②Files...Include：加入模型库。例如：

.include″D:＼tanner＼tanner＼TSpice70＼models＼ml1-typ.md″

③Settings...Parameters：设置参数值。例如：

.paraml=1U

④Output...TransientResults：加入需要看的输出节点。例如：

.printtranv(A)v(B)

.printtranv(CARRY)v(sum)加完Spice仿真命令后可以点击运行模拟仿真。

若仿真出现错误则再次回到网表中检查命令是否加入完全,参数设置是否正确。也可以手动修改或加入参数。

运行没错误时，软件自动调用波形文件，也可以点击T-Spice中的显示输出波形结果,如图8-15所示。图8-15W-Edit显示的输出波形

3)使用L-Edit/SPR自动布局布线

SPR的一般使用流程如下:

(1)生成设计电路图、原理图与仿真的原理图。这三种图的不同之处是电源、地、输入/输出PAD及信号源的有无。用SPR生成的设计原理图如图8-16所示。图8-16SPR设计原理图

(2)输出EDIF或TPR的网表。L-Edit支持EDIF200、EDIF.LEVEL.0。关键词LEVEL.0显示网表类型。

(3)启动L-Edit。用File→New生成设计文件(即版图文件)，这需要通过在NewFile对话框的CopyTDBsetupfrom栏中输入单元库文件名来完成，如此可将单元库的工艺设置信息传递给设计文件(即版图文件)。

(4)用File→Save存储设计文件。

(5)选择Tools→SPR→Setup，出现SPR.setup对话框。在此对话框中指定标准单元库文件名和网表文件、电源、地节点及在电路图中所用的端口名(此名必须和标准单元的电源、地的端口名一致)。

(6)点击Initializesetup按钮,注入网表，并且使用网表信息初始化各设置对话框中的内容。各设置对话框是通过点击Coresetup、Padframesetup和PadRoutesetup按钮进入的。

(7)选择Tools→SPR→PlaceandRoute设置适当参数。

(8)运行。若运行没有错误，L-Edit将显示自动布局布线好的版图。

4)L-Edit使用说明

(1)简单介绍。

①鼠标的使用。使用L-Edit时最好用三键鼠标，如果用两键鼠标，则中键的功能由按下Alt键的同时按下左键来实现。

②屏幕显示。空格键用于屏幕刷新，而其他键或鼠标任一键可中断屏幕刷新；↑、↓、←、→键用于显示窗口的上下左右移动；“+”键用于屏幕的放大，“-”键用于屏幕的缩小。

③调整网格点。可通过Setup→Design→Grid来调节网格宽度，通常设一个网格宽度为1μm。

(2)设计规则检查DRC。

①DRC的设置。设计规则检查可用Tools→DRCSetup命令项或点击界面左上方第三个小图标进行设置。可以根据不同的设计规则进行调节。

②运行DRC。完成布线后，应对版图作设计规则检查，其方法是点击Tools→DRC...命令项(或点击界面左上方第一个小图标)，这时就会出现一个是否要将错误信息存入一个文件的对话框，点确定按钮后即可得到相关信息。

(3)基本命令。

①文件操作命令(File)。

New:打开一个新的设计文件，单键命令为Ctrl+N。

Open:打开一个已存在的磁盘文件，此格式必须为TDB、CIF或GDSII，单键命令为Ctrl+O。

Save:将当前设计保存，单键命令为Ctrl+S。

Close:关闭当前打开着的L-Edit设计，单键命令为Ctrl+W。

Quit:退出L-Edit，单键命令为Ctrl+Q。②编辑命令(Edit)。

Undo:取消以前的编辑命令，单键命令为Ctrl+Z。

Cut:将当前选中的目标剪下来放入缓冲区Paste中，单键命令为Ctrl+X。

Copy:将当前选中的目标复制到缓冲区Paste中，单键命令为Ctrl+C。

Paste:将缓冲区Paste中的内容恢复到屏幕中规定的位置，单键命令为Ctrl+V。

Clear:删除当前所选中的目标(与Cut的区别是目标并不拷入缓冲区Paste中)，单键命令为Ctrl+B。

Duplicate:为当前的所选目标产生一个副本，单键命令为Ctrl+D。

SelectAll:在有效空间中选中所有目标，单键命令为Ctrl+A。

3.举例

1)模拟电路

图8-17所示为一基本差动对电路，输入为A和B，单端输出为OUT。BIAS1为PMOS管提供电流偏置信号，从而为差动对提供电流源负载。BIAS2为最下方的NMOS管提供电流偏置信号，从而为差动对提