CMOS数字集成电路智慧树知到期末考试答案章节答案2024年宁波大学

CMOS数字集成电路智慧树知到期末考试答案+章节答案2024年宁波大学亚阈值电流会导致数字电路的静态功耗，因而希望其越小越好。（）

答案:对组合逻辑电路的输出仅与当前的输入数据有关。（）

答案:对由于控制热载流子效应，在深亚微米工艺中一般都降低电源电压。（）

答案:对单稳元件是每当其静止状态受到一个脉冲或一个翻转事件触发时就产生一个宽度确定的脉冲电路。（）

答案:对伪NMOS门的一个主要缺点是当输出为低时，通过存在于VDD和GND之间的直接电流通路会引起静态功耗。（）

答案:对DCVSL电路由于可以实现从VDD到GND的输出摆幅，因而是无比电路。（）

答案:错真单相钟控锁存器TSPC可以将逻辑功能嵌入到锁存器中。（）

答案:对逻辑门的动态功耗可以通过减小它的实际电容和开关活动性来降低。（）

答案:对实现相同的逻辑功能，只改变电路的拓扑结构无法降低它的功耗。（）

答案:错对于一个栅长L和栅宽W都较小的小尺寸晶体管，短沟道和窄沟道效应常常会互相抵消。（）

答案:对双稳电路通常由两个传输门交叉耦合形成。（）

答案:错使工艺尺寸变小是减少一个门的面积、传播延时以及功耗的有效手段。（）

答案:对MOS的衬底电压对阈值电压没有影响。（）

答案:错锁存型的流水线电路也可以采用C2MOS锁存器来实现，只要锁存器之间的所有逻辑功能块不是反相的，C2MOS的流水线电路即是无竞争的。（）

答案:对Flash存储器两个可靠性方面的度量指标是它的保持时间和耐久性。（）

答案:对离子注入后必须进行退火工序。（）

答案:对如果反相器的延时主要受扇出和导线等外部电容的影响，那么改变晶体管的尺寸就可能有助于提高性能。（）

答案:对对于大容量DRAM，开式位线具有较高的信噪比。（）

答案:错静态噪声容限度量了在失去一个稳定状态之前(在保持或读期间)，或在第二个稳定状态建立之前(在写期间)，允许在两个交叉耦合反相器的输入端上加上多大的噪声。（）

答案:对静态功耗正比于开关频率。（）

答案:错以下哪些方法可以减小反相器的传播延时（）。

答案:增加晶体管的宽长比W/L;提高电源电压VDD;减小负载电容CL对于多米诺逻辑，下面说法正确的是（）。

答案:由于每一个动态门都有一个静态反相器，因此它只能实现非反相逻辑;可以达到非常高的速度：只存在上升沿的延时，而tpHL等于零对于差分传输管逻辑门，下面说法正确的是（）。

答案:属于静态门类型，输出节点总是通过一个低阻路径连到VDD或GND;具有模块化的特点;由于电路是差分方式，所以总是存在互补的数据输入和输出为了避免闩锁效应，下面说法正确的是（）。

答案:使n阱寄生电阻Rnwell最小;使衬底寄生电阻Rpsubs最小对于动态逻辑门，下面说法正确的是（）。

答案:具有较快的开关速度;是无比的逻辑门;只有动态功耗;晶体管的数目为N+2

答案:位线首先预充电至VDD/2，然后字线电压上升，电容与位线分享电荷，使位线电压变化ΔV的量并能被检测到;读操作将改变x处的单元电平，单元在每次读操作后必须重新写入;单元电容应足够大才能提供合理的位线电压摆幅下面哪些方法可以降低逻辑电路的开关活动性（）。

答案:输入排序;逻辑重组;分时复用资源;通过均衡信号路径来减少毛刺下面对于np-CMOS的描述中，正确的是（）。

答案:利用了n型树和p型树逻辑门之间的对偶性来消除串级问题;由于在逻辑网络中PMOS管的电流驱动较弱，所以p型树模块比n型树模块更慢;交替使用n型和p型的动态逻辑，因而避免了在关键路径中由多米诺逻辑引入的额外静态反相器;由于缺少缓冲器，在门之间也存在与动态节点的连线动态逻辑在功耗方面的缺点有哪些（）。

答案:当增加抗漏电器件时，可能会有短路功耗存在;动态逻辑的时钟功耗可以很大，因为时钟节点在每一个时钟周期都肯定有一个翻转;晶体管的数目大于实现该逻辑所要求的最小一组晶体管;由于周期性的预充电和放电操作，动态逻辑通常表现出较高的开关活动性对于先进先出(FIFO)队列，下面说法正确的是（）。

答案:常用来在两个异步数据流之间缓冲数据;读操作时，读指针提前指向下一个单元，如果它赶上写指针，那么FIFO就再次处于EMPTY(空)状态;复位时，读和写指针都初始化指向第一个单元，并且FIFO处于EMPTY(空)状态;写操作时，写指针提前指向下一个单元，如果它即将赶上读指针，那么FIFO就处于FULL(满)状态

答案:A=B=0→1采用互补CMOS逻辑实现一个具有N个输入的逻辑门所需要的晶体管数目为（）。

答案:2N在设计静态CMOS电路时，若希望使噪声容限最大并得到对称的特性，可使用如下哪种方法（）。

答案:使PMOS部分比NMOS部分宽以均衡晶体管的驱动强度增大输入信号上升下降时间对短路功耗有何影响（）。

答案:增加短路功耗对于伪NMOS电路，为了使VOL尽可能小，下面哪个说法是正确的（）。

答案:PMOS器件的尺寸应当明显小于NMOS下拉器件的尺寸

答案:2.0VCMOS反相器输出由低至高翻转结束后，保存在负载电容上的能量为（）。

答案:

答案:A=B=0→1下面哪个措施不能降低反相器的动态功耗（）。

答案:增大阈值电压动态逻辑中，若只考虑电荷泄露因素，求值阶段处于高阻态的输出电压将降低至（）。

答案:由电路参数决定的一个中间电压上

答案:0采用伪NMOS技术实现一个具有N个输入的逻辑门所需要的晶体管数目为（）。

答案:N+1

答案:互补CMOS逻辑中，上拉网络中器件并联相当于（）操作。

答案:与非在动态CMOS电路的预充电阶段，输出电平为（）。

答案:VDD要对硅片刻蚀一个窗口，之后再进行离子注入，下面描述的操作步骤，正确的工艺顺序为（）。①光刻胶的显影和烘干；②旋转、清洗和干燥；③光刻机曝光；④酸刻蚀⑤涂光刻胶⑥去除光刻胶⑦离子注入

答案:⑤③①④②⑦⑥在动态逻辑门中，NMOS求值管在求值阶段为（）。

答案:导通状态，且处于深线性区互补CMOS逻辑中，上拉网络中器件串联相当于（）操作。

答案:或非环振电路一般是由（）个反相器连成的环状链构成的。

答案:奇数

答案:3个反相器的延时，加上1个传输门的延时DRAM具有以下哪些特性（）。

答案:基本单元比SRAM小;单元必须被周期性地读出并刷新;存储内容作为电荷存放在电容上而不是采用反馈环的方式

答案:交叉耦合反相器中的NMOS下拉管必须最强，存取管中等强，而PMOS上拉管必须最弱

答案:编程0SRAM列电路通常包括位线预置电路、写驱动器、位线检测电路以及列多路开关。（）

答案:对SRAM具有以下哪些特性（）。

答案:比触发器密度高;比DRAM快;与标准CMOS工艺兼容;比DRAM容易使用对于正沿触发的寄存器，输出在一个时钟周期内最多翻转一次。（）

答案:对

答案:采样

答案:1建立时间是在时钟翻转之前数据输入必须有效的时间。（）

答案:对

答案:

答案:

答案:互补CMOS逻辑中，下拉网络中器件并联相当于（）操作。

答案:或动态逻辑中哪些因素会破坏信号完整性（）。

答案:电荷泄漏;电荷分享;时钟馈通;电容耦合建立时间是在时钟翻转之前数据输入必须有效的时间，这周说法是正确的吗。（）

答案:对CMOS反相器输出由低至高翻转的过程中，电源提供的能量为（）。

答案:关于静态CMOS反相器，下面说法正确的是（）。

答案:在稳态工作情况下电源线和地线之可没有直接的通路，意味着该门并不消耗任何静态功率;稳态时在输出和VDD或GND之间总存在一条具有有限电阻的通路;输出高电平和低电平分别为VDD和GND;逻辑电平与器件的尺寸无关假设一个反相器电路，NMOS的等效电阻为Reqn，PMOS的等效电阻为Reqp，输出负载电容为CL，那么该门由高至低的传播延时为（）。

答案:下面哪些方法可以减小反相器的传播延时（）。

答案:减小输出电容;减小晶体管导通电阻;增大电源电压反相器的延时只取决于它的外部负载电容与输入电容间的比值。（）

答案:对发生闩锁效应会使CMOS电路（）。

答案:失效或烧毁MOS的漏极电压对阈值电压没有影响。（）

答案:错热载流子效应会使器件（）。

答案:NMOS阈值电压增加下面哪些参数会影响MOS的阈值电压（）。

答案:衬底掺杂浓度;栅氧化层厚度;源极与衬底的电压差关于速度饱和，下面说法正确的是（）。

答案:对于相同的宽长比，饱和电流小于由于沟道夹断而产生的饱和电流;通常发生于短沟器件中;PMOS中速度饱和效应不太明显压焊技术的主要缺点有（）。

答案:导线的连接必须一个接一个依次进行，随着引线数目的增加会使制造时间较长;较多的引线数目使设计一个能避免线间短路的压焊形式更加困难;压焊线具有较高的自感以及与相邻信号线之间的互感;由于制造过程和不规则的出线使寄生参数的确切值很难预测在晶圆表面形成多晶硅通常采用哪种工艺步骤（）。

答案:化学气相淀积以下哪些工艺步骤属于光刻工艺（）。

答案:光刻机曝光;涂光刻胶;显影与烘干封装的冷却效率取决于包括封装衬底和主体在内的封装材料的热阻、封装的结构以及在封装和冷却介质之间热传导的效率。（）

答案:对淀积金属层时，需要晶圆表面保持适度的平整，表面平坦化通常需要哪种工艺（）。

答案:化学机械抛光一个理想的反相器具有如下哪些特性（）。

答案:高电平和低电平噪声容限均等于电压摆幅的一半;