基于FPGA的多路数字抢答器的设计

毕业论文（设计 通信工 专 班 基于FPGA的多路数字抢答器的设 学 指导教 职 О三年五月二十五FPGAVerilogQuartusII5.0FPGAFPGAI/OFPGAVerilogHDLBasedonFPGAmulti-channeldigitalansweringdevicedesign ThispaperdescribesanFPGA-baseddesignoffourdigitalansweringdevice,firstallocatedfunctionofeachmodule,thedesignofthemainsevenmoduleswereRespondermodule,plusorminussub-module,thecountdownmodule,beepmoduleandadigitaldisplaymodule.ThecontrolcanbeachievedthroughthehostResponderstartinggroupnumberdisplay,integralresetandstartthecountdownmodule;throughkeyplayerstocarryflagchanges,turnthebuzzerandsubtractpointsforentryintothemoduletoprepare.ThedesignprocessusingVeriloglanguagetowrite,theregistervariablestocontroloperationofeachmodule,andusetheQuartusIIsoftwareversion5.0tobesimulated.ThedesignusesFPGAtoenhancetheflexibilityoftiming,becausetheFPGAI/Oportisrichinresources,canbeslightlymodifiedonthebasisofalotofotherfeaturescanbeaddedResponder,solateplasticityisverystrong,becausethecoreistheFPGAchip,theexternalcircuitisrelativelysimple,soeasytomaintain,andlowmaintenancecosts.KeyVerilogHDL,fourResponder,countdown,simulation, 第一章 第二章FPGA原理及有关开发工具软件的介 FPGA的介 FPGA的发展与趋 FPGA的工作原理及基本特 FPGA的开发流 FPGA的配 软件介 VerilogHDL的介 QuartusII软 第三章数字抢答器系统设计方案和重要模 功效描述及设计架 抢答器程序流程图以及各模块代码分 抢答器程序构造及主程序流程 初始化及抢答模 加减分数模 倒计时模 蜂鸣器模 重置模块及数码管显示模 顶层模块连线及开发硬件配 电路 EP1C6Q240C8芯片及使用到的管脚分 第四章抢答器系统仿真与分 第五章 致 参考文 附录：源代 FPGA第一 发展从最初的只有几个三极管、可控硅、发光管等构成，能通过发ARMFPGA，技术手段进一步成熟，同第二 FPGAFPGAArray，PAL、GAL、CPLD现在以硬件描述语言（Verilog或VHDL）所完毕的电路设计，FPGA代IC本的逻辑门电路（AND、OR、XOR、NOT）或者更复杂某些的组合FPGAFPGAFPGAFPGA也可能会提供便宜的但是编辑能力差的FPGA。由于这些芯片有比较然后将设计转移到一种类似于ASIC的芯片上。另外一种办法是用FPGAFPGALCA（LogicCellArray）这样一种概CLB（ConfigurableLogicBlock、Block三个部分。FPGAFPGAASICFPGAASICFPGAI／OFPGAASIC5)FPGACHMOSCMOS、TTL能够说，FPGARAMEPROM、PROMFPGAEPROMFPGA，不同的编程数据，能够产生不同的电路功效。因此，FPGAFPGAFPGAVerilogFPGAFPGAFPGAFPGAEPROMPROMFPGA；串行模式能够采FPGAPCBFPGAFPGAFPGAFPGA65nmFPGAMagmaFPGA重要生产厂商：4、FLASHVerilogHDLVerilogHDL是在1983年有GDA（GateWayDesignAutomation）QuartusII本次毕设所使用的软件是QuartusII5.0，使用语言为verilogHDL。QuartusIIAlteraFPGA/CPLDAltera是世界最大可编程逻辑器件供应商之一。QuartusII21AlteraFPGA/CPLDMAX+plusIIQuartusIIAltera的QuartusII提供了完整的多平台设计环境能满足多境和SOPC开发的基本设计工具，并为Altera DSP开发包进行系统模型设计提供了集成综合环境QuartusII设计工具完全支持VHDL、Verylog的设计流程其内部嵌有VHDLVerilog逻辑综合器QuartusII也能够运用第三方的综合工具，如LeonardoSpectrum、SynplifyPro、FPGAComplierII，并能直接调用这些工具。同样，QuartusII含有仿真功效，同时也支持第三方的仿真工具，如ModelSim。另外，QuartusII与MATLAB和DSPBuilder结合，能够进行基于FPGA的DSP系统开发，是DSP硬件系统实现的核心EDA工具。QuartusII析/综合器（Analysis&Synthesis、适配器（Filter、装配器（Assembler、时序分析器（TimingAnalyzer、设计辅助模块（DesignAssistant）EDA网表文献生成器（EDANetlistWriter）和编辑数据接口（ComplierDatabaseInterface）等。能StartComplication通过选择Start单独运行各个模块。还能够通过选择ComplierTool（Tools菜单ComplierTool窗口中运行该模块来启动ComplierTool窗口中，能够打开该模块的设立文QuartusIIQuartusII取以及编程下载几个环节。在图七下排的流程框图，是与上面的QuartusIIEDA2.1：QuartusII第三 数字抢答器系统设计方案和重要模LEDFPGALED3.1抢答器功效示意图inputEN2345FPGAFPGALEDLED3.2：设计中FPGAFPGA有两个个八段共阳极数码管构成。LEDLEDverilogHDL语言进行编程，总verilogHDL3.33.3：inputEnEnFlatEnFlat1’b0，严禁其它各组再次进行抢答；同时选手标志always@(posedgeclk)//捕获时钟1//静态数码管显示序号'1'，及显示选手对应的组号if(answer==3’d1)score1=score1-score=score1;//EnFlat1’b1LED

if(Led1==8'b0)//11BuLBuL8'd1;score=score1;//===========default:Led3=8'hff; 以上是抢答器各部分的功效介绍，编写完程序代码之后在QuartusII软件中能够得到相对应的抢答器模块，本次生成的抢答器模块以3.4：QuartusII3.5EP1C6Q240C8本次设计所用的实验箱上面的FPGA芯片为EP1C6Q240C8，种芯片，它有240个引脚，采用的是PQFPPlasticQuad3.1。3.5：3.1：FPGAFPGALED1BCDaBCDbBCDcBCDdBCDeBCDfBCDgBCDpBCDaBCDbBCDcBCDdBCDeBCDfBCDgBCDp第四章48MHz20MHz，50ns,仿真起来就方便了诸多。inputEn4.1：8’hff，score8’hffLed35.2:5.3：第五 总FPGAQuartusII 夏宇闻.Verilog数字系统设计教程（第二版）[M].康华光.电子技术基础数字部分（第四版）[M].康华光.电子技术基础模拟部分（第四版）[M].（18）：42-李端张景颖李跃卿卜旭辉王成硕.VHDL[J].电气开关刘开绪.数字式抢答器的设计与实现[J].电子工程师.（9）69-王传新.FPGA[M].VHDL[M].QuartusⅡFPGA/CPLD[M].张洪润张亚凡.FPGA/CPLD应用设计200[M].北京航空航天大学出版社，.inputoutput[0:7] LEDoutput[0:7] output[0:7]Led3; outputBuzzer; reg[0:7]Led1;reg[0:7]reg[0:7]Led3;regcnt=32'b0;regBuzzer;regscore=4’hf;////配备寄存器,EnFlatreg//BuClkreg//BuLregregregscore1=4’d5;regscore2=4’d5;regscore3=4’d5;regalways@(posedgeclk)//捕获时钟12elseif(inputL2==1'b0)3elseif(inputL3==1'b0)4elseif(inputL4==1'b0)if(answer==3’d1)addscore1=score1-stuscore