pcb投板审查checklist学习资料

PCB投板评审CheckListV1.0,,,,,

PCB版本号：所属项目:,,,,,

设计者：评审人：评审花费时间：评审日期：,,,,,

注：评审结论为“否”需在“结论说明”中注明内容实例，结论为“免”需在“结论说明”中注明理由,,,,,

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检查项目,,,自审结果,审核结果,结论说明

1,器件封装,新器件封装是否与实物一致,是[]否[]免[],是[]否[]免[],

,,极性器件有方向标示,是[]否[]免[],是[]否[]免[],

,,所有器件均有明确标识，且字体大小整齐,是[]否[]免[],是[]否[]免[],

,,不对称元件的原理图和PCB封装是否校对，管脚顺序是否一致(如三极管),是[]否[]免[],是[]否[]免[],

2,结构设计,PCB实际尺寸、定位器件位置等与工艺结构要素图吻合,是[]否[]免[],是[]否[]免[],

,,各种需加的附加孔无遗漏，且设置正确,是[]否[]免[],是[]否[]免[],

,,安装孔的大小是否满足要求,是[]否[]免[],是[]否[]免[],

3,布局设计,拨码开关、复位器件，指示灯等位置是否合适，不与拉手条或其他器件冲突，且放在元件面,是[]否[]免[],是[]否[]免[],

,,发热元件及外壳裸露器件不能紧邻导线和热敏元件，其他器件也应适当远离,是[]否[]免[],是[]否[]免[],

,,同类型有极性插装元器件X、Y向各自方向相同,是[]否[]免[],是[]否[]免[],

,,高器件之间无矮小器件，且高度≥10mm器件之间5mm内不能放置贴片器件和矮、小的插装器件,是[]否[]免[],是[]否[]免[],

,,器件布局间距，表面贴装器件大于0.7mm、IC大于2mm、BGA大于5mm,是[]否[]免[],是[]否[]免[],

,,接插口尽量分布在PCB的四周,是[]否[]免[],是[]否[]免[],

,,丝印是否摆放整齐，无重叠，不压焊盘，芯片焊接后不被覆盖,是[]否[]免[],是[]否[]免[],

,,常插拔的器件3mm周围是否有表贴器件,是[]否[]免[],是[]否[]免[],

,,TVS管要在电路的最外端靠近加插件,是[]否[]免[],是[]否[]免[],

,,电解电容不可触及或靠近发热元件,是[]否[]免[],是[]否[]免[],

,,LDO等发热量大的器件要求有足够的散热空间,是[]否[]免[],是[]否[]免[],

,,"对质量大的元件,是否考虑安装位置和安装强度",是[]否[]免[],是[]否[]免[],

,,贴片元件与插件元件之间要保持距离1MM的距离,是[]否[]免[],是[]否[]免[],

,,"各类指示灯应安放在板的开阔出,不应放在各种器件较密集且高度较高的元件周围",是[]否[]免[],是[]否[]免[],

,,"螺丝孔周边2MM内不宜放置器件或走线,背面螺丝孔周围5MM内不宜放置器件",是[]否[]免[],是[]否[]免[],

,,坐标原点为电路板左下角，如果板边调整后，应同时检查坐标原点是否还在电路板的左下角。否则在坐标文件不符合要求,是[]否[]免[],是[]否[]免[],

4,布局的电气考虑,晶体、晶振等靠近相关器件放置，多负载时应平衡放置,是[]否[]免[],是[]否[]免[],

,,退耦电容靠近相关器件放位置,是[]否[]免[],是[]否[]免[],

,,匹配电阻位置适宜,是[]否[]免[],是[]否[]免[],

,,滤波电容数量、容量及分布合理,是[]否[]免[],是[]否[]免[],

,,焊盘上面不能放过孔，防止回流焊时漏锡（散热过孔除外）,是[]否[]免[],是[]否[]免[],

,,使用继电器时，是否考虑到继电器开关输出部分布线足够宽,是[]否[]免[],是[]否[]免[],

5,布线设计,电源、地分割简捷，正确、分割线线宽合适，地汇接正确，且与光绘文件一致,是[]否[]免[],是[]否[]免[],

,,面用阻焊层覆,是[]否[]免[],是[]否[]免[],

,,分割区连续，没有无花盘(热焊盘)的分割区，没有满铺的分割区，所有花盘均应打在相应的分割区内,是[]否[]免[],是[]否[]免[],

,,电源地分割是否考虑了高速信号线的布线至少有一个完整的参考层,是[]否[]免[],是[]否[]免[],

,,双面板电源线、地线的走向最好与数据流向一致，以增强抗噪声能力,是[]否[]免[],是[]否[]免[],

,,电源、地Fanout≤200mil，尽可能加粗，电阻、电容的FANOUT线尽量平行器件长度方向打出,是[]否[]免[],是[]否[]免[],

,,螺钉紧固件周围的禁布区符合相应的要求,是[]否[]免[],是[]否[]免[],

,,屏蔽盒、屏蔽线已连接到对应的地网络,是[]否[]免[],是[]否[]免[],

,,布线在空间没有形成闭,是[]否[]免[],是[]否[]免[],

,,走线，铜皮到板边不得已最小也要保证大于20mils，一般应大于2mm；孔到板边（含开窗部分）最小距离3mm,是[]否[]免[],是[]否[]免[],

,,所有网络已完成布线,是[]否[]免[],是[]否[]免[],

,,没有过孔与焊盘重叠,是[]否[]免[],是[]否[]免[],

,,接插件管脚间尽量减少信号线穿行,是[]否[]免[],是[]否[]免[],

,,高速信号线、时钟信号线遵循回路面积最小原则,是[]否[]免[],是[]否[]免[],

,,重要信号线用平行地线隔离，屏蔽地线每75mm不少于1个过孔到地层,是[]否[]免[],是[]否[]免[],

,,高速线圆弧过渡并且不跨相邻层地平面分割，或有平行地线作回流地,是[]否[]免[],是[]否[]免[],

,,空白区域铺网格铜箔，网格的线宽和间隔设置正确,是[]否[]免[],是[]否[]免[],

,,相邻层布线方向互为垂直,是[]否[]免[],是[]否[]免[],

5,布线设计,线间距≥6mil，线宽≥6mil，走线宽度没有跳变,是[]否[]免[],是[]否[]免[],

,,线应避免锐角、直角。采用４５°走线。,是[]否[]免[],是[]否[]免[],

,,总体布线均匀，布线尽可能短，且少过孔,是[]否[]免[],是[]否[]免[],

,,0805、0603元件焊盘两端热容量一致,是[]否[]免[],是[]否[]免[],

,,过孔间距≥8mil，过孔与焊盘间距≥12mil,是[]否[]免[],是[]否[]免[],

,,焊接面贴片电阻、电容、电感焊盘间区域没有过孔,是[]否[]免[],是[]否[]免[],

,,卧装晶体、卧装TO220封装三极管下，铺铜箔、开阻焊窗，接地或低电平，旁边走线尽量远离,是[]否[]免[],是[]否[]免[],

,,电源入口处是否满足大电流的要求,是[]否[]免[],是[]否[]免[],

,,PCB与原理图是否同步,是[]否[]免[],是[]否[]免[],

,,模拟电源、数字电源是否分别划分区域,是[]否[]免[],是[]否[]免[],

,,电源和高热器件，安装面没有其他布线穿越,是[]否[]免[],是[]否[]免[],

,,差分走线一定要靠近走，而且尽量走相同的层，走线要包地,是[]否[]免[],是[]否[]免[],

,,晶体或者晶振周围要做包地处理，下方最好不要走线,是[]否[]免[],是[]否[]免[],

,,关键的时钟信号是否进行了包地处理,是[]否[]免[],是[]否[]免[],

,,电源部分布线是否有清楚电流的流向,是[]否[]免[],是[]否[]免[],

,,PCB最后需要进行补泪滴，用来加固焊盘,是[]否[]免[],是[]否[]免[],

,,所有标号或注释的字号大小是否统一、美观,是[]否[]免[],是[]否[]免[],

,,Protel画的PCB，是否已用Protel的NetlistCompare功能进行比较,是[]否[]免[],是[]否[]免[],

7原理图检查项目,1,配合电路板之间的接插件管脚顺序是否一致,是[]否[]免[],是[]否[]免[],

,2,电路板上的对外通讯接口是否采用TVS管等防护,是[]否[]免[],是[]否[]免[],

,3,管脚网络的顺序和芯片管脚的顺序是否一致,是[]否[]免[],是[]否[]免[],

,4,不能有大于A3型的页面,是[]否[]免[],是[]否[]免[],

,5,所有器件的编号、封装、值是否都显示且没有相互重叠,是[]否[]免[],是[]否[]免[],

,6,与CPLD连接的5VIO需要加限流电阻，并使用3.3V上拉,是[]否[]免[],是[]否[]免[],

,7,器件的模拟供电需要加磁珠进行隔离,是[]否[]免[],是[]否[]免[],

,8,检查不需要安装的器件是否增加了N/A标识,是[]否[]免[],是[]否[]免[],

,9,"对于上下拉电阻,前后一定不要冲突,保证一个网络上只有一个上拉或者下拉电阻",是[]否[]免[],是[]否[]免[],

,10,"时钟的EN端使用上拉电阻,不要直接连接电源",是[]否[]免[],是[]否[]免[],

,11,晶振和时钟分配芯片使用同一个磁珠进行电源隔离,是[]否[]免[],是[]否[]免[],

,12,器件的型号是否按照数据手册的型号一致,是[]否[]免[],是[]否[]免[],

,13,拨码开关、跳线的默认状态是否有文字说明,是[]否[]免[],是[]否[]免[],

,14,采用光藕等隔离输入是否采用隔离电源,是[]否[]免[],是[]否[]免[],

,15,电源和地容易反接的电源输入端要做防止反接的保护,是[]否[]免[],是[]否[]免[],

,16,电源处的滤波电容，要留有余量，一般要大于2倍ＶＣＣ,是[]否[]免[],是[]否[]免[],

7原理图检查项目,17,使用无源晶体提供时钟信号，是否已选取合适的匹配电容,是[]否[]免[],是[]否[]免[],

,18,当串口作为接口出现的时候，尤其是uart和RS232，TX和RX是否接反,是[]否[]免[],是[]否[]免[],

,19,各种接口定义设计尽量保持一致，例如音频左右声道功能的定义,是[]否[]免[],是[]否[]免[],

,20,确定不同IC之间通讯的电瓶匹配,是[]否[]免[],是[]否[]免[],

,21,检查各个电源输出，输出来源，避免出现无输入的电源,是[]否[]免[],是[]否[]免[],

,22,在原理图设计过程中网络名尽量保持一致，以免在以后使用，出现错误,是[]否[]免[],是[]否[]免[],

,23,蜂鸣器等的极性问题，需要检查丝印是否与实际应用一致,是[]否[]免[],是[]否[]免[],

,24,原理图是否标注特殊管脚说明,是[]否[]免[],是[]否[]免[],

,25,24C16等IIC芯片确认起WP脚下拉到GND，使其能正常读写,是[]否[]免[],是[]否[]免[],

,26,注明PCB布线时串接电阻、排阻靠近哪一个IC,是[]否[]免[],是[]否[]免[],

,27,注明PCB布线磁珠靠近哪一端,是[]否[]免[],是[]否[]免[],

,28,"芯片无用管脚处理的是否恰当,如接上拉或下拉表是否一致",是[]否[]免[],是[]否[]免[],

,29,具有耦合、退耦电路，最好对前后端进行计算，以免造成信号失真,是[]否[]免[],是[]否[]免[],

,30,"针对信号放大电路，最好计算带宽,搭电路或仿真",是[]否[]免[],是[]否[]免[],

,31,确定各功能板块是否经过验证，或者参考我们公司之前的设计,是[]否[]免[],是[]否[]免[],

,32,具有芯片使能引脚连接的检查，最好针对每个被使能的芯片有一个列表，以便查察,是[]否[]免[],是[]否[]免[],

7原理图检查,33,确认电源隔离芯片在隔离出来的电源端最好加上一个负载，负载大小根据具体工耗而定。如果隔离电源长期工作在空载的状态下，容易影响其寿命,是[]否[]免[],是[]否[]免[],

,34,确认电源芯片的出入滤波电容的耐压值是否在输入电压的70%以内，如果其耐压值不到输入电压的70%，就会存在烧毁电容的隐患,是[]否[]免[],是[]否[]免[],

,35,原理图中的测试点和安装孔在BOM和坐标文件是不需要的，因此需要N/A，减少后期的工作量,是[]否[]免[],是[]否[]免[],

,36,信号传输电路保护时，一定要注意所传输信号的频率或传输速率。所以在选择保护器件时（如TVS或ESD），信号频率大于10MHz时，极间电容应小于60PF;信号频率大于100MHz时，极间电容应小于20PF。,是[]否[]免[],是[]否[]免[],

8版本管理,,每一次投板的PCB工程(含原理图)必须要有一个唯一的版本号，并且和PCB印制板标注的版本号对应。,是[]否[]免[],是[]否[]免[],

自评遗留问题及解决途径：,,,,,

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自评结果：,,,,,

□A完全符合要求，本次评审通过。,,,,,

□B基本符合要求，本次评审通过，但需要对问题给出跟踪措施。,,,,,

□C不符合要求，本次评审不通过，要立即采取纠正措施，修改后等下次评审。,,,,,

,,设计者签名：日期：,,,

评审遗留问题及解决途径：,,,,,

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评审结果：,,,,,