等精度数字频率相位测试仪

等精度数字频率/相位测试仪设计等精度数字频率/相位测试仪是电子通信电路测试设计常需要的一种工具。设计的指标包括，测量频率的范围：（0.1Hz-100MHz），测量精度：測频全域不大于百万分之一。具有脉宽测试功能，相位测试功能。系统的组成框图如下所示，TCLK为待测的信号，BCLK为系统的时钟。其主控制结构如图測频原理所示，采用高速的系统时钟BCLK对待测信号时钟TCLK进行计数，然后计算出一个周期的平均值，最后输出高8位数据。图程序组成框图图測频原理程序代码如下：LIBRARYIEEE;--2004GWDVPB，模式5USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYetesterISPORT(BCLK:INSTD_LOGIC;--Clock9标准频率时钟信号TCLK:INSTD_LOGIC;--clock2待测频率时钟信号CLR:INSTD_LOGIC;--键7：PIO6清零和初始化信号CL:INSTD_LOGIC;--键8：PIO7当SPUL为高电平时，CL为预置门控信号，用于测频计数时间控制--当SPUL为低电平时，CL为测脉宽控制信号，CL高电平时测高电平脉宽--而当CL为低电平时，测低电平脉宽。SPUL:INSTD_LOGIC;--键4：PIO3测频或测脉宽控制START:OUTSTD_LOGIC;--发光管8：PIO15EEND:OUTSTD_LOGIC;--发光管7：PIO14由低电平变到高电平时指示脉宽计数结束，SEL:INSTD_LOGIC_VECTOR(2DOWNTO0);--键3、2、1：PIO2/PIO1/PIO0--两个32位计数器计数值分8位读出多路选择控制DATA:OUTSTD_LOGIC_VECTOR(7DOWNTO0)--数码管2/1：PIO23/22/21/20/19/18/17/16，8位数据读出);ENDetester;ARCHITECTUREbehavOFetesterISSIGNALBZQ:STD_LOGIC_VECTOR(31DOWNTO0);--标准计数器SIGNALTSQ:STD_LOGIC_VECTOR(31DOWNTO0);--测频计数器SIGNALENA:STD_LOGIC;--计数使能SIGNALMA:STD_LOGIC;SIGNALCLK1:STD_LOGIC;SIGNALCLK2:STD_LOGIC;SIGNALCLK3:STD_LOGIC;SIGNALQ1:STD_LOGIC;SIGNALQ2:STD_LOGIC;SIGNALQ3:STD_LOGIC;SIGNALBENA:STD_LOGIC;SIGNALPUL:STD_LOGIC;--脉宽计数使能SIGNALSS:STD_LOGIC_VECTOR(1DOWNTO0);BEGINSTART<=ENA;DATA<=BZQ(7DOWNTO0)WHENSEL="000"ELSE--标准频率计数低8位输出BZQ(15DOWNTO8)WHENSEL="001"ELSEBZQ(23DOWNTO16)WHENSEL="010"ELSEBZQ(31DOWNTO24)WHENSEL="011"ELSE--标准频率计数最高8位输出TSQ(7DOWNTO0)WHENSEL="100"ELSE--待测频率计数值最低8位输出TSQ(15DOWNTO8)WHENSEL="101"ELSETSQ(23DOWNTO16)WHENSEL="110"ELSETSQ(31DOWNTO24)WHENSEL="111"ELSE--待测频率计数值最高8位输出TSQ(31DOWNTO24);--HHHHHHHHHHHHHHHHHHHHHHHHHHHHHHHHHHHHHHHHHHHHHHHHHHHHHBZH:PROCESS(BCLK,CLR)--标准频率测试计数器，标准计数器BEGINIFCLR='1'THENBZQ<=(OTHERS=>'0');ELSIFBCLK'EVENTANDBCLK='1'THENIFBENA='1'THENBZQ<=BZQ+1;ENDIF;ENDIF;ENDPROCESS;--ggggggggggggggggggggggggggggggggggggggggggggggggggggTF:PROCESS(TCLK,CLR,ENA)--待测频率计数器，测频计数器BEGINIFCLR='1'THENTSQ<=(OTHERS=>'0');ELSIFTCLK'EVENTANDTCLK='1'THENIFENA='1'THENTSQ<=TSQ+1;ENDIF;ENDIF;ENDPROCESS;--FFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFPROCESS(TCLK,CLR)--计数控制使能触发器，CL为预置门控信号，同时兼作正负脉宽测试控制信号BEGINIFCLR='1'THENENA<='0';ELSIFTCLK'EVENTANDTCLK='1'THENENA<=CL;ENDIF;ENDPROCESS;--OOOOOOOOOOOOOOOOOOOOOOOOOOOOOOOOOOOOOOOOOOOOOOOOOOOOOOOOOOMA<=(TCLKANDCL)ORNOT(TCLKORCL);--测脉宽逻辑CLK1<=NOTMA;CLK2<=MAANDQ1;CLK3<=NOTCLK2;SS<=Q2&Q3;--HHHHHHHHHHHHHHHHHHHHHHHHHHHHHHHHHHHHHHHHHHHHHHHHHHHHHHHHDD1:PROCESS(CLK1,CLR)BEGINIFCLR='1'THENQ1<='0';ELSIFCLK1'EVENTANDCLK1='1'THENQ1<='1';ENDIF;ENDPROCESS;DD2:PROCESS(CLK2,CLR)BEGINIFCLR='1'THENQ2<='0';ELSIFCLK2'EVENTANDCLK2='1'THENQ2<='1';ENDIF;ENDPROCESS;DD3:PROCESS(CLK3,CLR)BEGINIFCLR='1'THENQ3<='0';ELSIFCLK3'EVENTANDCLK3='1'THENQ3<='1';ENDIF;ENDPROCESS;--HHHHHHHHHHHHHHHHHHHHHHHHHHHHHHHHHHHHHHHHHHHHHHHHHHHHHHHHHHHHHHHHHGT:PUL<='1'WHENSS="10"ELSE--当SS=“10”时，PUL高电平，允许标准计数器计数，'0';--禁止计数EEND<='1'WHENSS="11"ELSE--EEND为低电平时，表示正在计数，由低电平变到高电平'0';--时，表示计数结束，可以从标准计数器中读