• 现行
  • 正在执行有效
  • 2018-11-28 颁布
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【正版授权】 IEC 63011-2:2018 EN-FR Integrated circuits - Three dimensional integrated circuits - Part 2: Alignment of stacked dies having fine pitch interconnect_第1页
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基本信息：

  • 标准号：IEC 63011-2:2018 EN-FR
  • 标准名称：集成电路-三维集成电路-第2部分：具有细间距互连的堆叠芯片的对准规则
  • 英文名称：Integrated circuits - Three dimensional integrated circuits - Part 2: Alignment of stacked dies having fine pitch interconnect
  • 标准状态：现行
  • 发布日期：2018-11-28

文档简介

IEC63011-2:2018EN-FRIntegratedcircuits-Threedimensionalintegratedcircuits-Part2:Alignmentofstackeddieshavingfinepitchinterconnect标准主要规定了三维集成电路中叠层芯片对准的详细要求。它涉及到芯片之间的对准精度、对准过程的控制、对准后的验证等方面。该标准提供了对准过程中的关键步骤和相关参数的详细说明，以确保叠层芯片能够正确地对准并实现良好的电气连接。在实施对准过程中，需要考虑环境因素、设备精度、工艺控制等因素，以确保对准过程的稳定性和可靠性。此外，该标准还规定了相关的测试方法和合格标准，以确保对准结果符合预期要求。因此，在三维集成电路的生产中，遵守IEC63011-2:2018EN-FR标准是非常重要的。

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