时序线路的设计课件

时序线路的设计5.1同步时序线路设计方法概述同步时序逻辑电路设计又称同步时序逻辑电路综合，其基本指导思想是用尽可能少的触发器和门电路来完成设计。

同步时序电路设计的一般步骤为：1.作原始状态图和状态表；2.对原始状态表化简；3.状态分配；4.选定触发器，求出输出函数和激励函数表达式；5.画出逻辑电路图。5.2构成原始状态表的方法

设计同步时序线路的第一步就是从文字描述的设计要求构划出一个原始状态表。因此，直接构图法就是建立原始状态表。其思想是：宁多勿缺。1

000110001101010111100011111111100000000原始状态图原始状态表现态次态/输出x=0x=10000010100111001011101111110000010100111001011100010100111001011101110005.3状态表的化简一般情况下，原始状态图和原始状态表中存在着多余的状态。状态个数越多，电路中所需的触发器的数目也越多，制造成本就越高。为降低制造成本，需要去掉多余的状态，即要进行状态简化。所谓状态简化，就是要获得一个最小化的状态表。这个表不仅能正确地反映设计的全部要求，而且状态的数目最少。一、完全确定状态表的简化

完全确定状态表：状态表中的次态和输出都有确定的

状态和确定的输出值。完全确定状态表中的两个状态,如果对于所有可能的输入序列，分别从状态S1和状态S2出发，所得到的输出响应序列完全相同，等效状态：设状态S1和S2是则状态S1和S2是等效的，记作(S1,S2).或说，状态S1和S2是等效对。等效状态可以合并。S1S'1S2S'2S3S'3S4S'40/00/00/10/11/11/1……

等效状态传递性：(S1,S2),(S2,S3)→(S1,S3)

等效类：彼此等效的状态集合

最大等效类：不被其它等效类所包含的等效类一个状态也可能是一个最大等效类。 状态简化的任务是要在原始状态表中找出全部最大等效类(最大等效类集合)，并将每一个最大等效类用一个状态来表示。判方别法：假定状态S1和S2是完全确定原始状态表中的两个现态，那么S1和S2等效的条件可归纳为在输入的各种取值组合下：第一、它们的输出完全相同；第二、它们的次态满足下列条件之一，即(1)次态相同；(2)次态交错；(3)次态循环；(4)次态对等效。1.隐含表法化简例：简化下表所示的状态表现态次态/输出x=0x=1ABCDEFGC/0F/0D/0D/1C/0D/0C/1B/1A/1G/0E/0E/1G/0D/0解：

作隐含表现态次态/输出x=0x=1ABCDEFGC/0F/0D/0D/1C/0D/0C/1B/1A/1G/0E/0E/1G/0D/0

状态对等效，打“√”；

顺序比较，寻找等效状态对状态对不等效，打“╳”；状态对是否等效需进 一步检查，则标记次态对。CFBEAECFCDDEBCDEFGABCDEFABCDEFGFEDCBCFBEAECFCDDE关联比较，确定等效状态对AE→BE→CF√AB→CF√处于循环链中的每一个状态对都是等效状态对,一共四个等效对(A,B),(A,E),(B,E),(C,F)。确定最大等效类，作最小化状态表:四个等效对(A,B),(A,E),(B,E),(C,F)四个最大等效类(A,B,E),(C,F),(D),(G)令以上四个最大等效类依次为a,b,c,d.现态次态/输出x=0x=1ABCDEFGC/0F/0D/0D/1C/0D/0C/1B/1A/1G/0E/0E/1G/0D/0现态次态/输出x=0x=1abcdb/0c/0c/1b/1a/1d/0a/0c/0二、不完全确定状态表的简化不完全确定状态表：状态表中存在不确定的次态或输出，这些不确定的次态或输出将有利于状态简化。相容状态：设状态S1和S2是不完全确定状态表中 的两个状态，如果对于所有的有效输入序列，分别从状态S1和S2出发，所得到的输出响应序列(除不确定的那些位之外)是完全相同的，那么状态S1和S2是相容的，或者说状 态S1和S2是相容对，记作(S1,S2)。相容状态可以合并。相容状态无传递性：

SiSj1/10/00/00/0Sk0/0Sl1/01/dSi和Sj相容；Sj和Sk相容；但Si和Sk不相容。相容类：彼此相容的状态集合最大相容类：不被其它相容类所包含的相容类判别方法：在不完全确定状态表中判断两个状态是否相容也是根据表中给出的次态和输出来决定的。假定状态Si和Sj是不完全确定状态表中的两个现态，那么状态Si和Sj相容的条件可归纳为在输入的各种取值组合下:第一、它们的输出完全相同，或者其中的 一个(或两个)输出为任意值。第二、它们的次态满足下列条件之一：(1)次态相同；(2)次态交错；(3)次态循环；(4)其中的一个(或两个)为任意状态;(5)次态相容；作状态合并图，求最大相容类。S1S2S33状态相容S4S1S2S34状态相容S1S2S3S4S55状态相容全部相容状态对：(A,B),(A,F),(B,C),(B,D),(B,E),(B,F),(C,D),(C,E),(C,F),(D,F),(D,E),(E,F)。ABCDFE本例状态合并图，最大相容类是(A,B,F),(B,C,D,E,F)。作最小化状态表:最小化状态表(又称最小闭覆盖)应满足下列三个条件：

覆盖性－－所选相容类集合应包含原始状态表中 的全部状态。最小性－－所选相容类集合中相容类的个数应最 少。闭合性－－所选相容类集合中的任一相容类，在 原始状态表中任一输入条件下产生的次态应 该属于该集合中的某一个相容类。采用闭覆盖表来反映所选相容类集合的覆盖和闭合情况。本例的闭覆盖表为

现态次态x=0x=1ABCDEFBBAdFdDDEEdC输出0d111dCDE最大相容类ABFBCDEFABCDEF√√√√√√√√覆 盖闭 合x=0x=1BABFCD所选相容类集合{(A,B,F),(B,C,D,E,F)}满足最小闭覆盖条件，令A表示(A,B,F)，C表示(B,C,D,E,F)可得：CDE最大相容类ABFBCDEFABCDEF√√√√√√√√覆 盖闭 合x=0x=1BABFCD现态次态x=0x=1ABCDEFBBAdFdDDEEdC输出0d111d现态次 态x=0x=1AC

A,CACC输出01由于该表中只有两个状态，进一步可以得到：现态次 态x=0x=1ACdACC输出015.4状态编码(状态分配)

给最小化状态表中的每一个状态指定一个二进制代码，形成二进制状态表。通常情况下，状态编码的方案不一样，所得到的输出函数和激励函数的表达式也不同，由此而设计出来的电路复杂度也不同。状态分配的任务是：决定编码的长度；寻找一种最佳的或接近最佳的状态分配方案。状态分配的基本原则有四条：1)在相同输入条件下具有相同次态的现态，应尽可能分配相邻的二进制代码；2)在相邻输入条件，同一现态的次态应尽可能分配相邻的二进制代码；3)输出完全相同的现态应尽可能分配相邻的二进制代码；4)最小化状态表中出现次数最多的状态或初始状态应分配逻辑0。一般情况下，第一条原则较为重要，需优先考虑，其次要考虑由前三条原则得到的应分配相邻代码的状态对出现的次数，次数多的状态对应优先分配相邻的二进制代码。5.4.2次佳编码法

SiSj1/0Sl0/10/1Sk1/0次态相同次态相同或交错

SiSj0/01/01/0Sk0/0次态交错或相同或循环

SiSj1/01/0SkSl0/00/00/10/1Sm1/01/0次态交错或等效(Sk,Sl等效)

SiSj1/01/0SlSk0/10/11.观察法化简例：简化下表所示的状态表现态次态/输出x=0x=1ABCDA/0A/0A/0A/0B/0C/0D/1D/1解：

A和B，C和D的输出完全相等；C和D在输入的各种取值组合下，次态相同，因此C和D等效；最大等效类为{A}，{B}，{C,D},分别用A',B',C'表示；

A和B在x=1时的次态不满足四条件之一，因此A和B不等效;现态次态/输出x=0x=1ABCDA/0A/0A/0A/0B/0C/0D/1D/1最小化状态表为：现态次态/输出x=0x=1A'B'C'A'/0A'/0A'/0B'/0C'/0C'/1现态次态/输出x=0x=1ABCDA/0A/0A/0A/0B/0C/0D/1D/15.5脉冲异步时序逻辑电路的设计

设计方法与同步时序逻辑电路相似，但如果触发器有时钟控制端的话应将其作为激励来考虑，并注意脉冲异步时序电路对输入脉冲的两个限制条件。典型的输入、输出波形如图所示x1x2x3Z脉冲异步时序线路的设计方法：

第一步，建立原始状态表。

第二步，建立最简状态表。

第三步，对状态进行编码，并建立编码状态表。

第四步，建立最简控制函数及输出函数表达式。

第五步，画逻辑图。5.6时序线路的设计举例

5.6.1同步二进制串行加法器的设计5.6同步时序逻辑电路设计举例

例：设计一个“111…”序列检测器，用来检测串行二进制序列，要求每当连续输入3个(或3个以上)1时，检测器输出为1，否则输出为0。其典型输入输出序列如下：输入x：011

10111

10输出Z：000 10001

10 解：作状态图和状态表0A0/00/00/0B1/0D1/11/1C1/0现态次态/输出Zx=0x=1ABCDA/0A/0A/0A/0B/0C/0D/1D/1状态化简

用观察法可得最大等效类为：(A),(B),(C,D)

令C＝(C,D),可得下列最简状态表

现态次态/输出Zx=0x=1ABCDA/0A/0A/0A/0B/0C/0D/1D/1现态次态/输出Zx=0x=1ABCA/0A/0A/0B/0C/0C/1状态分配：现态次态/输出Zx=0x=1ABCA/0A/0A/0B/0C/0C/1

AB，BC，AC应相邻AB，AC应相邻AB应相邻A应为逻辑0ACB0101y1y2ACB0101y1y2现态次态/输出Zx=0x=1ABCA/0A/0A/0B/0C/0C/1现态y2y1次态y2(n+1)y1(n+1)/输出Zx=0x=10 00 11 100/000/000/001/011/011/1确定激励函数和输出函数表达式： 选用J－K触发器QQ(n+1)J K0 d1 dd 1d 00 00 11 01 1现 态

y2y1次态y2(n+1y1(n+1)0 00 11 11 00 00 11 11 0输入x激励函数J2K2J1K10 00 00 0d d0 11 11 1d d0 d 0 d0 d d 1d 1 d 1d d d d0 d 1 d1 d d 0d 0 d 0d d d d00001111输出Z000d001dxy20d00000101y11110d010Z

现态

y2y10 00 11 11 00 00 11 11 0输入x激励函数J2K2J1K10 d 0 d0 d d 1d 1 d 1d d d d0 d 1 d1 d d 0d 0 d 0d d d d00001111输出Z000d001dxy20dd0000101y11110d0d1J2xy2dd1d000101y11110dd0dK2xy20ddd000101y11110d1ddJ1xy2dd11000101y11110dd00K1J2=xy1, k2=xJ1=x, k1=xZ=xy2画电路图K1CK2Cy2CPxy1zy2&y11&J1J2

分析：由于电路有冗余状态“10”，一旦电路进入“10”状态，不管输入为0还是1，经过一个时钟周期后，电路应自动进入有效状态，否则电路存在“挂起”现象。分析方法为：确定无效状态的次态，由于无效状态的次态为d，所以在化简的卡诺图中，被卡诺圈圈起的d为1，没有被卡诺圈圈起的d为0。然后判断无效状态的次态是否为有效状态或是否存在“挂起”现象。xy200d0000101y1111000d1J2xy2d11d000101y111100d0dK2xy200dd000101y1111011ddJ1xy2d111000101y111100d00K1xy20000000101y111101010Z现态

y2y1次态y2(n+1y1(n+1)0 00 11 11 00 00 11 11 0输入x激励函数J2K2J1K10 00 00 00 00 11 11 11 10 d 0 d0 d d 1d 1 d 10

1

0

10 d 1 d1 d d 0d 0 d 00

0

1

000001111输出Z00000011xy20d00000101y11110d010ZZ=xy1y20000/00/00/00/0011/0101/01/1111/0现态y2y1x=0x=10 00 111000/000/000/000/001/011/011/111/0次态y2(n+1)y1(n+1)/Z修改后的电路图：K1CK2Cy2CPxy1zy2&y11&J1J25.6.2

串行8421码检测器的设计例：设计一个三位串行奇偶校验电路。当电路串行接收了三位二进制数后，如果1的个数为偶数，则电路输出为1；否则为0。当接收了三位二进制数后，电路返回初始状态。解：作状态图和状态表FBACG0/00/01/01/0DE0/01/00/11/00/01/10/01/10/11/0现态次态/输出x=0x=1ABCDEFGB/0D/0F/0A/1A/0A/0A/1C/0E/0G/0A/0A/1A/1A/0状态化简现态次态/输出x=0x=1ABCDEB/0D/0E/0A/1A/0C/0E/0D/0A/0A/1状态分配：现态次态/输出x=0x=1ABCDEB/0D/0E/0A/1A/0C/0E/0D/0A/0A/1DE应相邻

BC，DE应相邻

ABC应两两相邻

A应为逻辑0y3y2AB000101y11110CDEy3y2AB000101y11110CDE现态次态/输出x=0x=1ABCDEB/0D/0E/0A/1A/0C/0E/0D/0A/0A/1Y3Y2Y1次态/输出x=0x=1000010110100101010/0100/0101/0000/1000/0110/0101/0100/0000/0000/1Y3Y2Y1次态/输出x=0x=1000001010011100101110111010/0ddd/d100/0ddd/d000/1000/0101/0ddd/d110/0ddd/d101/0ddd/d000/0000/1100/0ddd/dY3Y2Y1次态/输出x=0x=1000001010011100101110111010/0ddd/d100/0ddd/d000/1000/0101/0ddd/d110/0ddd/d101/0ddd/d000/0000/1100/0ddd/d0001111000011110xy3y2y111dd00d0D3001ddd110001111000011110xy3y2y100dd00d0D2101ddd000001111000011110xy3y2y100dd00d1Z010ddd000001111000011110xy3y2y110dd00d0D1000ddd