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文档信息文档编号:文-05DTWP(自定义文件编号)文档名称:DSFH混合扩频接收机解扩及同步技术的FPGA实现.doc文档格式:Word(*.doc,可编辑)文档字数:文档主题:这是一篇关于“论文”中“自然科学论文”的参考范文文档适用:作为理工论文、电子通信论文科目,编写学士学位论文、本科毕业论文或发表期刊、评初级职称的参考文献;可作写作参考,解决学术论文怎么写及格式等相关问题。说明:文档仅供学习交流,请勿商用。DSFH混合扩频接收机解扩及同步技术的FPGA实现3实验结果正文器件及其开发平台QuartusII实现混合扩频接累加器和伪码移相电路等,通常各模块采用专用芯片。利用FPGA将这些功能集成在一块芯片中,大大缩小了接收机的体积,便于实现系统fout=fclkA/240若数据宽度取40位,则:利用上述原理,可以通过精确分频得到所需频率。原理图如图1所out[5..0]=31×cos(360×(phase+)/256)°+32的并行6位out[5..0]作为输出,则输出信号为每周期采Iout=IINcos(wt)-Qiin(wt)Qout=IIin(wt)+Qincos(wt)公司的APEX20K200RC240-1器件。该器件典型门数为20块,lpmmult(乘法器宏模块)、lpmrom(ROM宏模块)、lpmaddsub(加法器宏模块)等,给设计带来了极大的方便变频器原理图如图2所示。图2中的数字表示相应模块的数据宽度。滤波模块是1个二阶的低y[n]=x[n]+x[n-1]y[n-1]=x[n-2]+x[n-3]CASEsel[]IS符号扩展是为了与后面的相关累加器数据宽度保持一致,符号位扩展时需与输入数据最高位的符号保持一致。相关累加器式,采用8路相关累加器,每一路分为超前、当前、滞后3组,每组动64个半码片相位就可以遍历所有的伪码相位,完成捕获所需时间缩同步伪码的跟踪采用超前一滞后延迟锁相环路(DPLL),每一路相关器包括3组累加器。捕获跟踪及数据解调共使用28组相关累加器,每一组相关累加器结构都是完全一样的,均分为I、Q两路,分别进行全相同,其中一路的原理图如图4所示。相关累加器由18位加减法器、锁存器1和锁存器2组成,溢出标志位,锁存器2输出累加结果out[16..0]。输入与输出端的最本地码发生器及码移相电路码长度。1024进制计数器电路用于容量为106496位,完也以半码片方式存储。如码长为256,采用半码片存储方式后,每一组地址由1024进制计数器产生,实际上只需用512进制计数器即可得到作,从而得到伪码的不同相位。捕获和跟踪过程共使用了8路24组相关累加器,每一路分为超前、当前、滞后3组,这3组累加器输入端码片。码发生器输出5组PN码序列(第0组~第4组),分别对应同步伪码及4组数据伪码。5组伪码均经过512级移位寄存器,经0组某一单频点ft’,等待发射机的.频率fi,当发射机的频率跳变为fi每一帧数据为32bit,相应的13位巴克码在一帧数据中的位置固定不3实验结果个跳频点,跳频带宽68MHz,每跳32bit扩频码周期为256,码速率图6中第一组波形是2

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